最近做100G光模块挖到的宝：这款3225超低噪差分晶振太能打了

最近在整100G以太网光模块的时钟方案，最头疼的就是时钟源的抖动指标，之前试了几款2520封装的差分晶振，高温下抖动余量直接飘红，差点要改板放大封装，刚好挖到泰艺这款OA-U系列3225封装的超低噪差分晶振，实测参数够顶，整理下核心信息给同做高速设计的兄弟们避坑。

文件下载：OAEWDLHTYF-100.000000.pdf

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核心亮点：刚好踩中高速设计的刚需

先给大家划下这款晶振的核心优势，完全是为高速链路量身定做的：

1. 尺寸够小：3.2×2.5×0.9mm陶瓷密封封装，和常规3225无源晶振尺寸一致，紧凑型设计也能塞得下，密封封装还抗潮抗粉尘，工业场景用也放心
2. 抖动指标拉满：12kHz~20MHz带宽下典型RMS抖动只有0.05ps，最大值也才0.1ps，高速Serdes链路最怕时钟抖动导致误码率超标，这个余量给的非常足
3. 适配性拉满：支持LVPECL、LVDS、HCSL三种差分输出，供电覆盖1.8V/2.5V/3.3V，不用额外加电平转换电路，省BOM也省布线空间
4. 全系列RoHS合规，不用考虑环保问题

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适用场景：这些方向直接闭眼考虑

官方给的典型应用场景我看了下，基本都是对时钟精度要求极高的领域：

• 40G/100G以太网、城域网、SONET通信设备
• 光纤通道存储设备
• 高精度测试仪器 我自己实测156.25MHz的LVPECL版本用在100G光模块里，高低温下抖动都很稳，目前看完全满足需求。

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硬件设计必看：引脚和Layout踩坑提醒

引脚定义（顶视图）

引脚号	功能
1	NC/三态控制
2	三态控制/NC
3	GND
4	正输出
5	互补输出
6	VDD

重点Layout提醒

这是我之前踩过的坑：必须在VDD和GND引脚之间放一颗0.1μF的去耦电容，距离越近越好，最好不要超过5mm，之前试别的晶振的时候，去耦电容放了但是离引脚有1cm远，结果实测相位噪声比标称值差了5dBc/Hz，大家一定要注意这个细节。

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不同输出规格参数对比，选型不翻车

三款输出的核心参数我整理了下，大家按需选：	输出类型	供电	频率范围	工作电流	适用场景
LVPECL	3.3V/2.5V	100~220MHz	65mA	高速Serdes、光模块等对相位噪声要求最高的场景
LVDS	3.3V/2.5V/1.8V	100~175MHz	25~35mA	低功耗高速链路、FPGA时钟输入
HCSL	3.3V/2.5V/1.8V	100~135MHz	46mA	PCIe、SATA等计算机总线场景

全系列通用的核心参数：

• 12kHz~20MHz集成RMS抖动最大值≤0.1ps
• 25℃下第一年老化±3ppm
• 存储温度范围-55℃~125℃
• 1MHz频偏下典型相位噪声-160dBc/Hz

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温漂选型对照表：宽温场景别乱选

很多人选晶振只看温漂数值，不看对应温度范围，很容易踩坑，这款的温漂适配我整理好了：	工作温度范围	±20ppm	±25ppm	±50ppm
-20~+70℃	可用	可用	可用
-40~+85℃	条件可用	可用	可用
-40~+105℃	不可用	不可用	可用
-40~+125℃	不可用	不可用	条件可用

注意：工业宽温场景（-40℃以上）尽量选±25ppm及以上的规格，不要硬冲±20ppm，大概率过不了高低温测试。

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最后说下我自己的实测效果：选的156.25MHz LVPECL 3.3V版本，常温下用E5052B测相位噪声和datasheet标称的一致，-40℃~85℃下抖动波动不到0.02ps，余量非常足。大家如果有做高速时钟设计的需求，可以参考这款，有啥好用的低抖动晶振也欢迎评论区交流~