调高速接口踩坑后挖到宝：TX BX系列HCSL差分晶振实测笔记

最近在搞一款带10G PCIe扩展的工业主板，前前后后卡了快一周在时钟问题上：最开始选了个便宜的单端晶振外挂时钟buffer，结果PCIE Gen3的眼图怎么调都闭，抖动超标到离谱，换了好几个buffer都没用，最后索性直接换了TX家这款BX系列的HCSL输出有源差分晶振，一次就过了，整理下参数和设计注意点，给同样搞高速接口的兄弟们避坑。

文件下载：BX-100.000MBE-T.pdf

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先唠两句：为啥现在高速设计都爱用HCSL差分晶振？

以前低速的I2C、SPI甚至百兆以太网，随便整个普通的无源晶振都能凑合用，但现在PCIe、SAS、SATA这些高速串行接口，速率动不动就上Gbps，对时钟源的稳定性、抖动要求极高，单端时钟抗干扰差、抖动大的问题完全扛不住。 HCSL是高速互联场景专门定义的差分电平标准，抗共模干扰能力强，边沿速率快，匹配起来也方便，刚好适配现在主流的高速PHY芯片的时钟输入要求，省了额外的电平转换电路，BOM成本反而更低。

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BX系列核心参数划重点，都是硬件设计要盯的指标

这款是751.3mm的标准7050封装，厚度很薄，就算是结构紧凑的板卡也塞得下，RoHS无铅的，过环保也不用愁，核心参数我挑对设计有用的列：

1. 供电灵活性拉满：支持2.5V/3.3V两种供电，不用为了时钟单独加一路LDO，直接接SOC的IO电源域就行，我这次用的3.3V供电，实测电流只有22mA，远低于手册标称的30mA最大值，发热可以忽略。
2. 频点覆盖全常用场景：频率范围25MHz~200MHz，刚好覆盖PCIe全系列的100MHz基准、SATA的125MHz、SAS的150/200MHz这些常用频点，不用找冷门料号，备货也方便。
3. 抖动参数是真的能打：12KHz~20MHz带宽下相位抖动典型值0.2ps，最大值才1ps，我之前踩坑那款同价位的抖动标称最大2ps，实测有时候能飘到2.5ps，PCIE Gen3要求时钟抖动小于1.5ps，这款余量很足。
4. 可选功能实用：支持三态输出，做低功耗设计或者多时钟源切换的时候，不用额外加时钟门控芯片，直接控使能脚就行，省了几毛钱还少占PCB空间。

其他的比如总频率稳定度±50ppm（包含温漂、老化、电压波动所有影响）、上升/下降沿最大0.5ns、启动时间最大10ms这些参数，都属于同规格里第一梯队的水平。

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敲黑板！实测踩过的设计坑，别再踩了

我第一次打样的时候没细看手册，踩了好几个低级坑，给大家列出来：

1. 输出端接别省：HCSL输出默认要求50Ω端接，记得在两根差分输出线靠近接收PHY的位置，各接一个50Ω电阻到地，不要直接悬空接输入，我第一次忘接，上升沿直接测出来1.2ns，PCIE根本识别不到链路，别问我怎么知道的。
2. 电源去耦一定要做好：手册特意标了需要外部高频去耦，我是在6脚VDD旁边紧挨着放了一个0402封装的100nF NPO电容，再并联一个1uF的X7R电容，距离引脚不要超过2mm，不然电源纹波会串到时钟里，平白无故增加抖动。
3. 引脚配置别乱接：1脚和2脚是使能脚或者NC，不同料号定义可能不一样，不用的话直接悬空就行，我手贱接了地，结果晶振直接被拉到三态不输出，查了3小时才找到问题，血压都高了。
4. 温度档位选对：民用级是-10~70℃，工业级是-40~85℃，不要为了省一两块钱选民用级用到工业场景，总稳定度已经包含了温漂，超温之后频率偏移超过50ppm，接口丢包都是轻的，严重的直接链路断连。

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实测效果给大家做个参考

我这次用的是100MHz频点的工业级款，3.3V供电，25℃室温下测的相位抖动是0.18ps，比标称的典型值还低，PCIE Gen3 x4链路连续跑了72小时压力测试，没有出现一个CRC错误，眼图张开度有32%，余量非常足，启动时间实测3ms，远低于手册的10ms上限，上电快的场景也能用。

总的来说这款晶振算是同价位里性价比很高的选择，高速接口设计不知道选什么时钟的兄弟们可以试试，省了好多调试的麻烦。 你们最近调高速接口都用哪家的时钟源？有没有遇到过什么奇葩的时钟坑？评论区聊两句？