高速差分信号缓冲利器：安森美MC10/100LVEP16实测踩坑指南

最近做一个3.2GHz的高速时钟分配板，选了安森美这颗LVEP16差分接收器/驱动，调了一周把坑踩得差不多了，整理点干货给有需要的兄弟参考。

文件下载：MC10LVEP16-D.PDF

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为啥选这颗料？

之前用过老款的EL16缓冲，延迟大、只能跑3V以上供电，现在新板子要2.5V供电还要支持4G以内的信号，翻了一圈选了这颗：

• 直接兼容EL16/EP16/LVEL16的功能， pin2pin替换不用改板
• 输出沿速比老款快一半，典型工作频率能到4GHz，应付我这个3.2G的时钟完全富余
• 2.375V~3.8V宽供电范围，PECL/NECL两种模式都支持，还兼容LVDS输入，跨电平接口省了额外的电平转换芯片

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核心参数划重点（都是设计要用到的）

直接把datasheet里不用啃的干货拎出来：	参数项	指标	备注
最大工作频率	典型4GHz	实测3.2G时钟下眼图张开度能到70%以上
传播延迟	典型240ps@25℃	同级别器件里算非常低的，多颗同步的话偏差很小
随机抖动	0.147ps RMS@1GHz	对时钟系统的抖动贡献几乎可以忽略
输出上升/下降沿	130ps典型（20%~80%）	不用额外加整形电路

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这些坑我已经替你们踩过了

1. VBB引脚千万别乱用

这颗片内带了参考电压输出VBB，很多新手容易搞错：

• ✅ 单端输入的时候，把不用的差分引脚接VBB当参考电平，AC耦合输入也可以用它重偏置
• ✅ 用的时候必须给VBB和VCC之间接一个0.01μF的去耦电容，灌/拉电流不能超过0.5mA
• ❌ 不要给其他器件提供参考电压，只能给这颗芯片自己用
• ❌ VCC<3V（PECL模式）或者VEE>-3V（NECL模式）的时候，VBB不能用，单端输入也不支持，老老实实走差分输入

2. 供电模式别搞混

模式	供电范围	适用场景
PECL	VCC=2.375~3.8V，VEE=0V	主流正电源系统，大部分场景用这个就行
NECL	VCC=0V，VEE=-2.375~-3.8V	通信设备负电源系统用得比较多

3. 输出终止电阻不能省

我第一次调的时候犯了低级错误，忘了ECL输出必须端接：50Ω电阻接VCC-2V，或者用专用的ECL端接芯片，不接的话信号反射严重，我当时测出来的上升沿直接变2ns，眼图全糊。不会接的直接看datasheet里的典型终止电路，或者去翻安森美的应用笔记AND8020/D，讲得非常细。

4. 停产型号避坑

SOIC-8封装的MC100LVEP16已经停产了，新设计千万别选，现在在售的只有这几个型号：	型号	封装	供货形式
MC10LVEP16DTR2G	TSSOP-8	2500只/卷
MC100LVEP16DTG	TSSOP-8	100只/管（适合小批量试产）
MC100LVEP16DTR2G	TSSOP-8	2500只/卷
MC100LVEP16MNR4G	DFN8	1000只/卷（对面积有要求的选这个，热阻更低）

另外DFN封装的裸露散热垫，要么接最负的电源（PECL模式接GND，NECL接VEE），要么悬空，不要乱接其他电平。

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最后给点layout建议

1. 差分输入输出对要做100Ω差分阻抗控制，等长误差控制在5mil以内，过孔数量尽量不要超过2个
2. 电源去耦电容（0.1μF陶瓷+1μF钽电容）尽量靠近VCC引脚，走线越短越好
3. 要是多颗级联做时钟树，每颗的供电要单独走星形路径，避免电源噪声串扰

有没有兄弟用这颗料做过更高速的设计？或者踩过其他我没提到的坑？评论区聊聊~