选型实测：星通时频125MHz HCSL差分晶振设计指南

最近在做一款PCIe高速数据采集卡的时钟树设计，需要找一款125MHz的差分参考时钟给PHY做同步源，翻了立创商城的工业级晶振分类，挑中了星通时频这款SMD7050封装的料（型号：SX7DF125.000B20F30HNN），刚好拿到了官方规格书，整理一下关键参数和设计避坑点，给有同款需求的同行做个参考。

文件下载：SX7DF125.000B20F30HNN.pdf

---

一、核心参数速览（高速设计重点关注这几项）

这款是3.3V供电的HCSL输出差分晶振，工业级宽温设计，几个对高速信号影响最大的参数直接拎出来：	参数项	指标	设计参考
标称频率	125MHz	适配千兆以太网、PCIe Gen2/3、高速AD/DA采样等常规场景
频差指标	常温±20ppm，全温-40~85℃总频差±30ppm，年老化±3ppm	非高精度同步场景（比如非同步以太网、普通数据传输）完全够用，对频差要求更高的场景可以选同系列±10ppm精度的版本
输出特性	HCSL电平，50Ω负载，上升/下降沿≤1ns，占空比45~55%	不需要额外做电平转换就能直接给绝大多数PHY、FPGA的高速IO供电
抖动指标	1kHz偏移相位噪声≤-120dBc/Hz，12kHz~20MHz带宽内RMS抖动≤0.5ps	实测给10G以下高速接口做参考时钟完全满足抖动余量要求
功耗	最大75mA	带OE使能脚，不需要时钟的时候可以关断降功耗，适合低功耗工业设备

---

二、硬件设计避坑指南

整理几个我画原理图和PCB的时候特意注意的点，避免踩坑：

1. 引脚定义别搞反 这款7050封装的晶振引脚是1脚开始逆时针排列：1脚EN使能、2脚NC空脚、3脚GND、4脚正输出、5脚互补输出、6脚VDD供电。

   ✅ 划重点：EN脚悬空或者接≥70%VDD的高电平的时候晶振正常工作，接≤30%VDD低电平的时候输出三态关断。如果不需要关断功能的话直接把1脚接VDD，别悬空省得受干扰偶尔出现停振的问题。

2. 电源去耦要做到位 3.3V供电引脚靠近焊盘的地方先放一个0.1μF的0402 NPO陶瓷去耦电容，再并一个1μF的X7R电容，走线尽量短粗，避免电源纹波串进去恶化相位噪声。
3. 差分输出走线规则 HCSL输出是电流模结构，需要在靠近接收端的位置每路各接50Ω电阻到地，差分对做50Ω单端阻抗控制，对内等长误差控制在5mil以内，尽量少打过孔，远离开关电源、射频走线这类干扰源。

---

三、生产焊接可靠性说明

这款过了全套工业级可靠性测试，跌落、高低温循环、盐雾测试后频偏都不会超过±5ppm，焊接的时候注意两个点就行：

1. 无铅回流焊峰值温度最高260℃，持续时间不要超过30s，升温速率最大3℃/s，降温最大6℃/s，过炉次数最多2次，避免高温导致频偏超标。
2. 过炉之后常温放置1~2小时再测试频偏，数据会更准。

包装是标准编带1000pcs/盘，小批量试产也可以买单片散料，立创有现货不用等交期这点还是挺方便的。

---

四、适合的应用场景

我自己是用来做PCIe采集卡的参考时钟，这款还能覆盖下面这些常用场景：

• 千兆/万兆以太网交换机、PHY的参考时钟
• FPGA、MCU高速外设的时钟源
• 高速AD/DA采样时钟
• 工业伺服、工业通信设备的同步时钟

有没有用过星通时频同系列晶振的同行？你们设计的时候有没有遇到过什么坑？欢迎在评论区交流~