项目实测分享：安森美NB3H83905C时钟缓冲器，替换旧料不用改板的香饽饽

最近做工业网关的时钟树方案，要把25MHz的主晶振分成多路给PHY、主控和交换芯片，老方案用的PI6C10806最近交期直接飙到16周，找替代的时候挖到安森美这款NB3H83905C，Pin2Pin完全兼容，参数还更好，样板测了两周没踩坑，整理下关键信息给大家省得翻几十页手册。

文件下载：NB3H83905C-D.PDF

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一、选型党速看：核心参数先拎清楚

就是个1拖6的LVTTL/LVCMOS时钟缓冲器，核心优势是电源灵活：

• 核心电源VDD支持1.8V/2.5V/3.3V，输出电源VDDO可以和核心不一致，只要满足VDD≥VDDO就行，比如核心用3.3V，输出直接给1.8V的主控IO供电，不用额外加电平转换芯片。
• 输入支持3~40MHz的无源晶振，或者最高100MHz的单端LVCMOS时钟输入，覆盖绝大多数工业级、消费级的时钟需求。
• 6路输出，每路串阻端接的话可以带2个负载，相当于最多能驱动12路后端时钟，小系统用一片就够。
• 工业级温度范围-40℃~+85℃，全系列无铅，过审不用愁。

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二、最实用的设计亮点：无毛刺输出开关真的稳

之前用过便宜的时钟缓冲器，关输出的时候容易出 runt 脉冲，直接把后端PHY搞复位，这个芯片的开关逻辑是真的省心：

• 两个独立使能脚，ENABLE1控BCLK0~BCLK4共5路，ENABLE2单独控第6路，使能脚是5V耐压的，3.3V系统里直接接FPGA的1.8V/3.3V/5V IO都没问题，不用额外做电平匹配。

• 开关动作是同步到时钟低电平才执行的，实测切使能的时候完全没有毛刺，而且使能脚浮空默认是高电平，不用的话不用额外上拉，省两颗电阻。 附上逻辑表不用翻手册：	ENABLE1	ENABLE2	BCLK0~4	BCLK5
  0	0	低电平	低电平
  0	1	低电平	输出
  1	0	输出	低电平
  1	1	输出	输出

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三、关键性能够打，通信类应用放心用

做网络、高速接口的最关心抖动和skew，这款参数完全够用：

• 同芯片输出间 skew 最大80ps，我实测25MHz输出下只有40ps左右，就算是同步4路千兆PHY，要求时钟差≤200ps的场景，余量非常足。
• 相噪性能拉满，1MHz偏移下相噪底是-160dBc，25MHz输出的RMS相位抖动（12kHz~20MHz积分范围）只有0.14ps，给千兆、2.5G PHY用完全不会出丢包、同步失败的问题。
• 输出上升沿/下降沿在200~900ps，没有过冲，不会干扰相邻信号线。

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四、设计踩坑指南，都是实测出来的经验

1. 晶振匹配别照搬公式

手册给的参考是CL=18pF的晶振配32pF的负载电容，实际要算上PCB的杂散电容（一般每根走线2~4pF），我用18pF的晶振，实际配27pF的0402电容，频偏刚好控制在±10ppm以内，晶振输入的串联电阻R1直接用0Ω就行，不用额外加。

2. 输出端接选对省麻烦

短走线直接用串联端接：在输出引脚近处放28Ω的0402电阻就行，我测过接50Ω负载的话上升沿刚好，没有过冲；长走线（超过10cm）就用远端戴维南端接，上下各接100Ω电阻分别到VDDO和GND，信号完整性更好。不用的输出直接浮空就行，不用接地，省布线。

3. 电源退耦别偷懒

VDD和VDDO引脚必须各放一个100nF的陶瓷电容，尽量靠近引脚，再在电源入口放一个10μF的钽电容就行。我第一次打板的时候忘了给VDDO放退耦电容，输出有100mV的纹波，加上之后直接降到10mV以内。

4. 封装按需选

三种封装可选：SOIC-16、TSSOP-16、QFN20，小批量试制或者手工焊选SOIC最方便，不容易虚焊；空间紧凑的场景选QFN，散热更好，适合6路全输出高负载的场景。

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五、替代料参考

完全Pin2Pin兼容ICS83905、PI6C10806，不用改板直接换，目前现货很足，价格比老款还低20%左右，我最近已经把500套订单的料全换成这个了，测了几十片没出问题。

你们做时钟树都习惯用哪款缓冲器？有没有遇到过切时钟出毛刺把后端搞挂的奇葩问题？评论区聊聊~