如何使用fpga实现数字基带中环路延时估计

 基于FPGA芯片Stratix II EP2S60F672C4设计实现了数字基带预失真系统中的环路延迟估计模块。该模块运用了一种环路延迟估计新方法，易于FPGA实现。同时，在信号失真的情况下也能给出正确的估计结果。Modelsim SE 6.5c的时序仿真结果和SignalTaps II的硬件调试结果验证了模块的有效性。

随着现代无线通信产业的快速发展，为了充分利用有限的无线频谱资源，现代通信系统采用了正交调制和多载波技术。然而这些技术对发射端前置高功率放大器（HPA）的线性度提出了非常高的要求［1］。在功率回退技术、负反馈法、前馈线性化技术和数字预失真技术等常用的线性化技术中，数字基带预失真技术因其成本低廉而得到了广泛的应用［2］。

在基于查找表（LUT）数字基带预失真（DPD）系统［3］的实现过程中，DPD需要正确对比输入信号x（n）和功率放大器输出端的反馈信号z（n）。通常反馈信号相对于输入信号有一段时间延迟，这就破坏了预失真系统的稳定性，因此正确估计环路延迟并对其进行补偿就显得十分必要。

近年来，国内外学者对环路延迟估计进行了分析并提出了一些估计算法，如迭代法（Nagata Algorithm）［3］、延时锁定环路法（DLL Method）［4］和相关检测法（Correlation method）［5］等，它们都有各自的优缺点。 本文结合参考文献［6］提出的幅度差相关算法和参考文献［7］中基于数据流相关运算的改进算法提出了新的方法。该方法在用于FPGA实现时难度低于参考文献［6］，同时在信号失真的情况下也能给出正确的估计值。

1 环路延迟估计算法

环路延迟是指信号从系统输入端到反馈输出端所产生的时间延迟。通常，反馈信号z（n）相对于输入信号x（n）都会有一段时间的延迟，并且该延迟会随着时间和温度的改变而改变，故需要对其进行实时估计。

参考文献［6］提出的幅度差相关法为：

算法通过搜索R（m）的最大值得到环路延迟的估计值。其通过对信号幅度的差取符号，减少了运算量。但用于FPGA实现时，需要复杂的时序控制，可实现度不高。

数据流相关运算的表达式为：

此算法通过误差的叠加尽量放大两信号之间的差异。当无整数倍延迟偏差时，两组数据差值最小，故可以通过搜索R（m）的最小值得到整数倍环路延迟的估计值。由式（5）可知此算法具有运算复杂度低和易于实现的优点，但它要求反馈信号未经衰落信道畸变及高斯噪声影响才可以实现。

针对上述两种算法的不足，本文提出了新的方法。其基本表达式为：

其中|·|表示取绝对值，其他符号的定义与参考文献［6］一致。

由PA输入、输出两组数据具有一定的相关性可知，当没有整数倍延迟偏差时，两组数据差值最小，故可以通过搜索R（m）的最小值得到整数倍环路延迟的估计值。

对比式（6）和式（1）可知，本方法在用于FPGA实现时比参考文献［7］要减少一个计算D［x（n）］×D［z（n-m）］的步骤；同时本方法在计算时只涉及到加减运算，故其时序控制比参考文献［6］简单。对比式（6）和式（5），本方法先通过式（2）保留信号的变化信息，再通过式（6）保留输入信号和反馈信号之间的相似性，故其不用像参考文献［7］那样对反馈信号有要求。不过，本方法和其他相关算法一样要求输入信号的周期必须大于环路延迟的值。

2 Matlab仿真结果及分析

为了验证本文所提方法的有效性，进行了仿真分析。仿真所采用的系统框图如图1所示，其中PA行为模型采用的是并行维纳结构，OFDM信号延迟了22个周期。

为了验证算法的鲁棒性，本文还给出了算法在反馈信号z（n）相对于输入信号x（n）失真不同程度的情况下，环路延迟估计值。其中，输入信号和反馈信号的功率谱密度如图2所示。反馈信号是输入信号经过PA后未加噪声、而加了SNR=30 dB和SNR=20 dB的高斯白噪声后得到的。图3所示为采用本文所提出的方法，对图2中的信号进行环路延迟估计给出的理论估计值。由图3可知，当反馈信号严重失真时，本文提出的方法也能给出正确的估计值，从而证明了本文所提方法的有效性。

3 环路延时估计的FPGA实现

根据实际数字基带预失真系统的需要，环路延时估计在采用FPGA芯片Stratix II EP2S60F672C4实现时，“相关窗”的长度L取250，共做了60次相关即k∈（0，60），其实现的结构框图如图4所示。

接收存储数据。将所要使用的数据存储在FPGA的RAM中，存储的数据包含基带发射信号及接收信号的实部、虚部4组数据。