SF-EP1C开发板之PLL配置仿真实验

　　PLL介绍

　　PLL，即锁相环。简单的理解，给PLL一一个时钟输入（--般是外部晶振时钟），然后经过PLL内部的处理以后，在PLL的输出端口就可以得到一定范围的时钟频率。其之所以应用广泛，因为从PLL输出得到的时钟不仅仅从频率和相位上比较稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。”下面就如何配置一一个PLL做一些说明。

　　PLL的配置需求

　　假定设计者已经新建了-一个工程，然后需要配置-一个PLL。该PLL的输入时钟为FPGA外部的25MHz晶振，希望得到一个50MHz（输入时钟的2倍频）的系统时钟供FPGA内部使用。该PLL的输入输出接口如表5.22所示。

　　

　　PLL设置序列

　　要使PLL初始化运行，那么必须按步骤完成下面的序列：

　　1.如果PLL已被连接，则用一个馈送序列断开与PLL的连接。

　　2.用一个馈送序列禁止PLL。

　　3.如果需要，在没有PLL的情况下改变CPU时钟分频器设置来加速操作。

　　4.写时钟源选择控制寄存器来改变时钟源。

　　5.写PLLCFG并用一个馈送序列使其有效。PLLCFG仅可在PLL被禁止时更新。

　　6.用一个馈送序列使能PLL。

　　7.改变CPU时钟分频器设置使之与PLL一起操作。在连接PLL之前完成这个操作是很重要的。

　　8.通过监控PLLSTAT寄存器的PLOCK位或使用PLOCK中断来等待PLL实现锁定，或当PLL的输入时钟为低（也就是32kHz）时等待一个固定的时间。当PLL参考频率（REFCLK的频率FREF与预分频器值分频所得的PLL输入频率相等）少于100kHz或大于20MHz时，PLOCK的值可能不稳定。在这些情况下，可以假设PLL在启动时间过后稳定下来。当FREF大于400kHz时，这个时间为500μs；当FREF少于400kHz时，这个时间为200/FREF秒。

　　9.用一个馈送序列连接PLL。

　　具体的PLL的配置步骤请跟着视频操作。