你不知道的PLL合成器！

Q值。什么是PLL合成器？

A。 频率合成器允许设计人员生成各种输出频率，作为单个参考频率的倍数。主要应用是产生用于RF信号上变频和下变频的本地振荡器（LO）信号。

合成器工作在锁相环（PLL）中，相位/频率检测器（PFD）将反馈频率与参考频率的分频版本进行比较（图1） ）。 PFD的输出电流脉冲经过滤波和积分以产生电压。该电压驱动外部压控振荡器（VCO）以增大或减小输出频率，从而将PFD的平均输出驱动为零。

通过使用计数器来缩放频率。在所示示例中，ADF4xxx合成器与外部滤波器和VCO一起使用。输入参考（ R ）计数器将参考输入频率（本例中为13 MHz）降低到PFD频率（ F PFD = ˚F<子> REF / - [R ）;并且反馈（ N ）计数器降低输出频率，以与PFD处的缩放参考频率进行比较。在平衡时，两个频率相等，输出频率 N × F PFD 。反馈计数器是双模预分频器类型，带有 A 和 B 计数器（ N = BP + A ，其中 P 是预分频器值。）

图2显示了超外差接收器中的典型应用。基站和手机LO是最常见的应用，但合成器也可用于低频时钟发生器（ADF4001），无线局域网（5.8 GHz），雷达系统和防撞系统（ADF4106）。

Q值。选择PLL合成器时需要考虑哪些关键性能参数？

一个。主要是：相位噪声，参考杂散和锁定时间。

相位噪声对于给定功率水平的载波频率，合成器的相位噪声是在定义的频率偏移（对于合成器通常为1 kHz），载波功率与1 Hz带宽中的功率之比。以dBc / Hz表示，带内（或近距离）相位噪声由合成器控制; VCO噪声贡献在闭环中进行高通滤波。

参考马刺：这些是由内部计数器和PFD频率下的电荷泵操作产生的离散偏移频率的伪像。电荷泵上下电流不匹配，电荷泵泄漏以及电源去耦不充分会增加这些杂散。杂散音将在有用信号之上混淆并降低接收器灵敏度。

锁定时间：PLL的锁定时间是从一个跳转的时间指定频率到给定频率容差内的另一个指定频率。跳跃大小通常由PLL在其分配的频带中工作时必须达到的最大跳跃确定。 GSM-900的步长为45 MHz，GSM-1800的步长为95 MHz。所需的频率容差分别为90 Hz和180 Hz。 PLL必须在少于1.5个时隙内完成所需的频率步进，其中每个时隙为577μs。

Q值。我根据所需的输出频率选择了合成器。如何选择PLL中的其他元素？

A。频率参考良好，高质量，低相位噪声参考对于稳定的低相位噪声RF输出至关重要。 TCXO晶振提供的方波或限幅正弦波提供了出色的性能，因为更精细的时钟边沿可以减少R计数器输出端的相位抖动。 ADF4206系列具有板载振荡器电路，可将低成本AT切割晶体用作参考。虽然可预测的AT晶体的成本是TCXO的三分之一，但除非采用变容二极管的补偿方案，否则它们的温度稳定性很差。

VCO：VCO会将应用的调谐电压转换为输出频率。在VCO的整个频率范围内，灵敏度可能会发生很大变化。这可能会使循环不稳定（请参阅循环过滤器）。通常，VCO的调谐灵敏度（Kv）越低，VCO相位噪声越好。合成器相位噪声将在载波较小的偏移处占主导地位。远离载波，VCO的高通滤波噪声将开始占主导地位。用于带外相位噪声的GSM规范在1 MHz偏移处为-130 dBc / Hz。

环路滤波器：有许多不同类型的环路滤波器。最常见的是图3所示的三阶积分器。通常，环路滤波器带宽应为PFD频率的1/10（信道间隔）。增加环路带宽将减少锁定时间，但滤波器带宽不应超过PFD / 5，以避免显着增加不稳定的风险。

通过将PFD频率或电荷泵电流加倍，可以使环路滤波器的带宽加倍。如果VCO的实际Kv明显高于用于设计环路滤波器的标称Kv，则环路带宽将明显宽于预期。环路带宽随Kv的变化是宽带PLL设计中的主要设计挑战，其中Kv的变化可以超过300％。增加或减少可编程电荷泵电流是补偿由Kv变化引起的环路带宽变化的最简单方法。

Q.如何针对相位噪声优化PLL设计？

一个。 使用低N值：由于相位噪声从PFD（参考频率）以20 log N 的速率倍增，因此减少 N 通过2倍将系统相位噪声提高3 dB（即，PFD频率加倍可将相位噪声降低10 log2）。因此，应始终使用最高可行的PFD频率。

选择比所需更高频率的频率合成器：在900 MHz的相同条件下工作，ADF4106将提供6 dB比ADF4111更好的相位噪声（见表1）。

使用为操作指定的最低Rset电阻：降低Rset会增加电荷泵电流，从而降低相位噪声。

表1.集成相位抖动严重依赖关于合成器的带内相位噪声。系统参数：[900 MHz RF，200 kHz PFD，20 kHz环路滤波器]

Synthesizer Model	带内相位噪声（ dB）	积分范围 （Hz）	Integrated Phase Error （Degrees rms）
ADF4111	- 86	100到1 M	0.86
ADF4112	- 89	100到1 M	0.62
ADF4113	- 91	100到1 M	0.56
ADF4106	- 92.5	100到1 M	0.45

问。为什么相位噪声很重要？

A.相位噪声可能是PLL选择中最关键的规格。在发射链中，线性功率放大器（PA）是最难设计的模块。低相位噪声LO将通过减少基带信号上变频中的相位误差，为设计人员提供更大的PA非线性余量。

GSM接收器/发射器的系统最大相位误差规范（Rx / Tx）为5°rms。如表1所示，当PLL产生的相位噪声降低时，允许的PA相位误差贡献可能会显着增大。

在接收端，低相位噪声对于获得良好性能至关重要接收器选择性（接收器在存在干扰源时解调信号的能力）。在图4的示例中，在左侧，期望的低电平信号被与LO噪声（封闭的虚线区域）混合的附近的不期望信号淹没。在这种情况下，过滤器将无法阻止这些不需要的干扰。为了解调所需的射频信号，发射侧需要更高的输出功率，或者需要改善LO相位噪声。

问：为什么支线水平很重要？

A。大多数通信标准在LO可以产生的杂散频率分量（ spurs ）的水平上具有严格的最大规范。在传输模式下，必须限制分支级别以确保它们不会干扰相同或附近系统中的用户。在接收器中，LO杂散会显着降低解调混合信号的能力。图4示出了相互混合的效果，其中由于大的非期望信号与振荡器上的噪声混合而使所需信号被噪声淹没。对于杂散噪声分量也会产生相同的效果。

高水平的杂散会通过迫使设计人员缩小环路带宽 - 减慢响应来间接影响锁定时间，以便为这些不需要的组件提供足够的衰减。确保低参考杂散的关键合成器规范是低电荷泵泄漏和电荷泵电流的匹配。

Q.为什么锁定时间很重要？

一个。许多系统使用跳频作为保护数据安全性，避免多径衰落和避免干扰的手段。 PLL实现频率锁定所花费的时间是不能用于发送或接收数据的宝贵时间;这降低了可实现的有效数据速率。目前没有可用的PLL，可以足够快地跳频以满足GSM协议的定时要求。在基站应用中，并联使用两个独立的PLL设备以减少浪费的插槽数量。第一个是为发送器生成LO，而第二个PLL正在移动到下一个分配的通道。在这种情况下，超快（<10-μs）建立PLL将显着降低材料清单（BOM）和布局复杂性。

Q.如何最小化锁定时间？

一个。通过增加 PFD频率。 PFD频率确定VCO / N与参考信号之间进行比较的速率。增加PFD频率可以增加电荷泵的更新并缩短锁定时间。它还允许加宽环路带宽。

环路带宽。环路带宽越宽，锁定时间越快。权衡是更宽的环路带宽将减少杂散产物的衰减并增加集成相位噪声。显着增加环路带宽（> PFD / 5）可能会导致环路不稳定并永久失锁。相位裕度为45度会产生最佳的建立瞬态。

避免调谐接近地电压或Vp。当调谐电压在电荷泵电源（Vp）的电压范围内时，电荷泵开始在饱和区域工作。在该地区的运行将显着降低稳定时间;它也可能导致频率跳跃和跳跃之间的不匹配。通过使用可用的最大Vp或使用有源环路滤波器，可以避免在该饱和区域中的操作。使用具有更高Kv的VCO将允许Vtune保持更接近Vp / 2，同时仍在所需频率范围内进行调谐。

选择塑料电容器。某些电容器具有介电存储器效果，可以阻止锁定时间。对于快速锁相应用，建议使用“塑料薄膜”Panasonic ECHU电容器。

Q值。哪些因素决定了我可以使用的最大PFD频率？

A。为了以PFD频率的步长获得连续的输出频率

其中P是预分频器值。

ADF4xxx提供低至8/9的预分频比选择。这允许比许多竞争部件更高的PFD频率，而不违反上述规则 - 能够实现更低的相位噪声PLL设计。即使不满足此条件，如果编程寄存器中的 B > A 和 B > 2，PLL将锁定。

Q值。 Fractional-N自1970年以来一直存在。它对PLL设计者有什么好处？

A。整数N PLL输出的分辨率限于PFD频率的步长。小数N允许PLL输出的分辨率降低到PFD频率的一小部分。可以生成分辨率为100s Hz的输出频率，同时保持高PFD频率。结果，N值显着小于整数N.由于电荷泵处的噪声以20 logN的速率倍增到输出，因此可以显着改善相位噪声。对于GSM900系统，小数N分频器ADF4252的相位噪声性能为-103 dBc / Hz，而ADF4106整数N分频PLL的相位噪声性能为-93 dBc / Hz。

同样具有显着优势的是，通过分数N可以实现锁定时间的改善。 PFD频率设置为20 MHz，环路带宽为150 kHz，允许合成器在<30μs内跳变30 MHz。当前基站需要2个PLL模块，以确保LO能够满足传输的时序要求。由于分数N的超快锁定时间，未来的合成器将具有锁定时间规格，允许2个“乒乓”PLL被单个小数N分频PLL替换。

问：如果小数N提供所有这些优点，为什么整数N PLL仍然如此受欢迎？

一个。虚假的水平！分数N除以19.1包括N分频器在90％的时间内除以19，在20％的时间内除以20。平均除法是正确的，但瞬时除法是不正确的。因此，PFD和电荷泵不断尝试校正瞬时相位误差。提供平均功能的sigma-delta调制器的繁重数字活动会在输出端产生杂散成分。数字噪声与匹配硬工作电荷泵的不准确性相结合，导致杂散电平大于大多数通信标准允许的电平。直到最近才有部分N部分，如ADF4252，对杂散性能进行了必要的改进，使设计人员能够考虑在传统的整数N市场中使用它们。

Q.您最近发布了哪些PLL设备，它们有何不同，以及我在哪里使用它们？

一个。ADF4001是<200 MHz PLL，与流行的ADF4110系列引脚兼容，但预分频器已移除。在所有时钟必须与单个参考源同步的情况下，应用是稳定的参考时钟发生器。它们通常与VCXO（压控晶体振荡器）一起使用，其具有比VCO更低的增益（Kv）和更好的相位噪声。

ADF4252是双分数N器件误差小于70 dBc。它提供<20-μs的锁定时间，而整数N为250μs，由于高PFD频率，相位噪声<100 dBc / Hz，这是一种突破性的产品，具有软件可编程的相位噪声和杂散之间的折衷

ADF4217L/ADF4218L/ADF4219L是LMX2331L / LMX2330L / LMX2370的低相位噪声升级。它们仅消耗7.1 mA电流，相位噪声比竞争器件提高4 dB。手机设计人员的好消息！

ADF4106是一款6 GHz PLL合成器。它是5.4至5.8 GHz频段WLAN设备的理想选择，是市场上噪声最低的整数N PLL。

Q值。有哪些工具可用于模拟循环行为？

A。 ADIsimPLL是Applied Radio Labs开发的仿真工具。它由ADI合成器的广泛模型以及流行的VCO和TCXO组成。它允许用户在许多配置中设计无源和有源环路滤波器，模拟VCO，PLL和参考噪声，并模拟杂散和稳定行为。设计完成后，可以使用安富利的内部网络链接，根据设计订购定制评估板。

该工具是免费的，可从www.analog.com/pll下载。广泛使用的还有市售的Eagleware和MATLAB工具。

Q. ADI专有部件是否具有与同类竞争部件相比的特定优势？

一个。相位噪声是许多系统设计人员的关键规范。 ADF4113系列的相位噪声性能通常比National等效器件高6 dB，比Fujitsu或Philips等效器件高出10 dB。预分频器设置的扩展选择可以保护设计人员不会因“ P 2 - P '规则选择更高的PFD频率而受到损害。另一个主要优点是可选择八个可编程电荷泵电流;在宽带设计中，VCO的增益发生显着变化，可以调节可编程电流，以确保整个频段的环路稳定性和带宽一致性。

Q. PLL行业未来的发展方向是什么？

一个。虽然芯片组解决方案在头条新闻中占据突出地位，特别是对于GSM而言，新一代移动电话和基站仍然可能最初支持分立式解决方案。分立式PLL和VCO模块提供改善的噪声性能和隔离，并且在设计周期开始时已经大批量生产。

手机中减小尺寸和电流消耗的需求推动了手机的发展。 ADI L系列双合成器，采用0.35μmBi-CMOS封装，采用微型CSP封装。集成的VCO和PLL模块将成为新系统设计的重大增长，其中电路板面积和初始设计的成本降低至关重要。

然而，最令人兴奋的发展可能是分数N技术。最近刺激性能的改进使得ADF4252的发布产生了前所未有的兴趣。架构中固有的相位噪声改善，超快锁定时间和多功能性可能会成为未来多标准高数据速率无线系统的LO模块的主导。