JESD204B子类(第二部分)：子类1与子类2系统考虑因素

在“JESD204B子类(第一部分)：JESD204B子类简介与确定性延迟”一文中，我们总结了JESD204B子类和确定性延迟，并给出了子类0系统中多芯片同步的应用层解决方案详情。本系列的第二部分详细讨论子类1和子类2的不同之处。具体而言，我们将讨论满足确定性延迟相关的时序要求时遇到的挑战、子类2中器件时钟速度限值，以及对于给定的系统应用，采用何种子类效果最佳的相关指导。

子类1

在子类1系统中，确定性延迟的精度取决于器件时钟和SYSREF之间的时序关系，以及系统中这些信号的分布偏斜。除了SYSREF的设置时间和保持时间要求(TSU和THOLD)，应用对于确定性延迟不确定的容忍程度对于定义SYSREF与器件时钟的应用分布偏斜要求而言至关重要。

精确捕获SYSREF

采用JESD204B接口的转换器具有极高的采样速率。为了降低系统中的相位噪声，这些转换器通常会使用一个参考时钟，该参考时钟与JESD204器件时钟相同，其速率等于或大于采样速率。在很多情况下，该时钟频率为GHz级。在如此高的速度下，要满足设置和保持时间要求就会变得非常具有挑战性。为了简化系统设计，对于JESD204B系统组成部分的各器件而言，也许有必要采用可编程的SYSREF和/或器件时钟相位失调。

子类1相对于子类2所具有的一个优势，是前者采用源同步时钟。子类2系统使用系统同步时钟，相比使用源同步时钟会更早遇到频率限值问题。后文我们详细考察子类1和子类2时序示例时，将加以说明。

确定性延迟不确定性

确定性延迟不确定性(DLU)在JESD204B系统中表现为LMFC偏斜，由系统中最早与最迟可能捕获的SYSREF时间之差确定。图1显示的是最差情况下的DLU，此时系统中一切器件均不满足SYSREF捕获的设置和保持时间要求1。当系统中器件时钟的分布偏斜不受控时便会发生；它会使最多一个器件的时钟(DCLK)产生不确定性。这种不确定性会叠加到SYSREF分布偏斜中(DSSYSREF)，形成总DLU。

DSSYSREF 是系统中SYSREF的最早到达时间以及SYSREF的最迟到达时间之差(针对系统中的全部器件而言)。在图中， TSU 是 ½ TDCLK 和 THOLD is ¼ TDCLK。最早到达的SYSREF (A)在可能的最早时间加以捕获(DCLKA刚好满足设置时间要求)，而最迟到达的SYSREF (N)在可能的最晚时间加以捕获(DCLKN刚好不满足设置时间要求)。因此，相应的LMFC对齐误差等于 DSSYSREF + TDCLK。1 为保持DLU概念图示的清晰明了，此处未考虑时钟抖动和工艺、电压以及温度(PVT)的变化。

在很多应用中，都以能够接受这种最差情况下的DLU作为要求。这些应用可能无需过于严格地控制器件的时钟分布偏斜。确保SYSREF的脉冲宽度 (2 × TDCLK)，然后控制SYSREF分布偏斜，就应当足以满足系统时序要求。

对于无法接受额外器件时钟不确定性的应用，就必须严格控制器件的时钟分布偏斜，保证系统中每一个器件的SYSREF时序要求得到满足。这种情况见图2；不确定性由下式给出：

最小化确定性延迟不确定性
如以上DLU等式所示，通过保证每一对SYSREF/DCLK均满足设置与保持时间，以及最小化对内分布偏斜，便可最小化DLU。

若要满足设置与保持时间要求，JESD204B系统中的每一个器件都应有自己的SYSREF/DCLK对。可通过在各对内实现走线长度匹配，从而保证时序。走线长度匹配限值由SYSREF开关的有效窗口时间确定。此外，SYSREF应在DCLK的捕获边沿上输出，且SYSREF长度必须大于DCLK的长度，以满足保持时间要求(如果THOLD等于0，则长度可以相等)。

由于采用了走线长度匹配，最小化对内分布偏斜基本上等同于最小化SYSREF分布偏斜。该分布偏斜限值等于DLU限值减去有效窗口时间，同样可以通过走线长度匹配来处理。DLU限值由应用要求所决定。

这些最小化DLU的方法如图3所示。由于JESD204b系统中的每一个器件都有各自的SYSREF/DCLK对，满足捕获SYSREF的时序要求与使用源同步时钟的任何系统类似。每个器件的时序裕量都视为与系统中的其他器件无关。

满足这一要求可以保证SYSREF在有效窗口期间进行转换，如图4所示。2 DLU等于器件时钟是满足SYSREF时序要求的最差情况。

因此，所有SYSREF/DCLK对的对内分布偏斜必须在下式计算值以内3:

图5显示了此示例的时序。“最佳情况”分布偏斜(DSSYSREF)指的是允许较为宽松的走线长度匹配要求。3 500 ps表示SYSREF最差情况下的偏斜，应当用来确定走线长度的匹配限值。

在图中， TSU是½ TDCLK和THOLDis ¼ TDCLK。如图所示，DLCK经偏斜后匹配DCLK至SYNC~延迟和SYNC~传播延迟，并且刚好满足设置时间要求。

图13. 单转换器应用的子类2 SYNC~捕获时序 (最差情况DLU)

哪个子类最适合您的应用？

为JESD204B系统选择哪个子类取决于您是否需要确定性延迟、若需要则精度是多少，以及用于系统中的器件时钟要求。

子类0最容易实现；无需确定性延迟时可以使用子类0。哪怕您的多转换器系统需要同步所有(或部分)转换器的样本，也能通过AD9625和AD9680支持的时间戳功能来实现。

由于子类1支持超高器件时钟速率以及高采样速率转换器，对于要求这些高速率的系统来说，子类1是最保险的解决方案。子类1器件也可用于较低的速率。如果器件时钟速率低于500 MHz，那么满足时序要求便很简单，无需调节时钟相位。

子类2器件也可用于500 MHz以下的应用中。在较低速率下使用子类2的一个小优势，是它可以减少逻辑器件的IO数，且无需将SYSREF路由至每一个JESD204B器件。