如何选择适合应用设计的ADC架构

简介

考虑到目前市场上数以千计的转换器，为特定应用选择合适的ADC似乎是一项艰巨的任务。直接的方法是直接进入选择指南和参数搜索引擎，例如ADI公司网站上提供的那些。输入采样率，分辨率，电源电压和其他重要属性，单击“查找”按钮，并希望获得最佳效果。但这通常是不够的。如何处理多种明显的“最佳选择”？有没有办法以更好的理解和更好的结果来完成任务？

如今大多数ADC应用程序可分为四大类：（a）数据采集，（ b）精密工业测量，（c）语音频带和音频，以及（d）“高速”（暗示采样率大于约5 MSPS ）。这些应用中很大一部分可以通过逐次逼近（SAR），sigma-delta（Σ-Δ）和流水线 ADC来填充。基本了解这三种最流行的ADC架构 - 以及它们与市场细分的关系 - 是选择指南和搜索引擎的有用补充。

图1中的分类显示一般来说，这些应用程序段和相关的典型架构如何与ADC分辨率（垂直轴）和采样率（水平轴）相关。虚线表示2005年中期的大致现状。即使各种体系结构具有大量重叠的规范，应用程序本身也是选择所需特定体系结构的关键。

用于数据采集的

逐次逼近 ADC

逐次逼近型ADC是迄今为止最常用的数据采集应用架构，尤其是当多个通道需要输入多路复用时。从20世纪70年代的模块化和混合设备到现代的低功耗IC，逐次逼近型ADC一直是数据采集系统的主力。贝尔实验室于20世纪40年代首次将该架构用于实验性脉冲编码调制（PCM）系统。 Epsco的Bernard Gordon于1954年推出了第一款商用真空管SAR ADC - 一款功耗为500瓦的11位，50 kSPS ADC。

现代IC SAR ADC的分辨率为8位至18位，采样率高达几MHz。在撰写本文时，可用器件的最新性能是3 MSPS（AD7621）时的16位和2 MSPS（AD7641）下的18位。输出数据通常通过标准串行接口（例如，I 2 C ®或SPI ®）提供，但某些设备可用于并行输出（显着增加了引脚数和封装尺寸）。

基本的逐次逼近架构如图2所示。为了处理快速变化的信号，SAR ADC具有输入采样保持（SHA），以在转换周期内保持信号恒定。转换从内部 D / A转换器（DAC）设置为中间电平开始。比较器确定SHA输出是大于还是小于DAC输出，结果（转换的最高有效位（MSB））存储在逐次逼近寄存器中（SAR）为1或0.然后将DAC设置为1/4比例或3/4比例（取决于MSB的值），比较器决定第二位转换。结果（1或0）存储在寄存器中，并且过程继续，直到确定了所有位值。在转换过程结束时，断言逻辑信号（EOC，DRDY，BUSY等）。实际上代表逐次逼近寄存器的首字母缩略词 SAR - 控制转换过程的逻辑块 - 被普遍理解为整个架构的缩写名称。

典型SAR ADC的时序图如图3所示。所示功能通常存在于大多数SAR ADC中，但它们的精确标签可能因器件而异。请注意，在转换时间结束时，可以获得与该特定样本相对应的数据，没有“流水线”延迟或“延迟”。这使得SAR ADC易于在单次触发，突发模式和多路复用应用中使用。

大多数现代IC SAR ADC的内部转换过程由高速时钟（内部或外部，取决于ADC）控制，不需要与CONVERT同步START输入。

逐次逼近ADC转换过程中使用的基本算法可以追溯到16世纪。它与有用的数学难题的解决方案有关 - 通过最小的称重操作序列确定未知重量（参考文献1）。在这个问题中，如上所述，目的是确定最小数量的重量，这些重量将用于使用平衡标度从1磅到40磅重量的整数磅。数学家Tartaglia在1556年提出的一个解决方案是使用重量为1磅，2磅，4磅，8磅，16磅和32磅（或2 0 ，2）的二元系列 1 ，2 2 ，2 3 ，2 4 和2 5 ） 。所提出的称重算法与现代逐次逼近型ADC中使用的算法相同。 （应该注意的是，这个解决方案实际上会测量高达63磅（2 6 -1）的未知权重，而不是问题中所述的40磅。*二进制算法，使用平衡量表，如图4所示，未知重量为45磅。

*请注意，如果允许三元（base-3：1,0，-1）逻辑，则可以通过四个步骤解决问题，权重为1,3,9和在天平的两侧施加27磅。实际上，这些权重最大为40 lbs。

SAR ADC的整体精度和线性度主要由内部DAC的特性决定。早期的精密SAR ADC，例如业界标准的AD574，使用带有激光调整薄膜电阻的DAC，以实现所需的精度和线性度。然而，沉积和修整薄膜电阻的过程增加了成本，并且在器件受到包装的机械应力后，薄膜电阻值可能会受到影响。

由于这些原因，切换 - 电容器（或电荷再分配）DAC在较新的基于CMOS的SAR ADC中变得流行。开关电容DAC的主要优点是精度和线性度主要由高精度光刻法决定，它可以确定电容器极板面积，从而确定电容和匹配程度。此外，小电容可以与主电容并联放置 - 在自动校准程序的控制下进出 - 以实现高精度和线性，无需薄膜激光微调。由于电容器之间的温度跟踪可以优于1 ppm / 8C，因此可以实现高度的温度稳定性。

CMOS是现代SAR ADC的首选工艺，也是模拟开关的理想工艺。因此，输入多路复用可以相对简单地添加到基本SAR ADC功能，从而允许在单个芯片上集成完整的数据采集系统。其他数字功能也很容易添加到基于SAR的ADC，因此多路复用器排序，自动校准电路等功能正在变得普遍。

图5显示了AD79x8系列1-MSPS的元件SAR ADC。 音序器允许自动转换所选通道，或者可以根据需要单独寻址通道。数据通过串口传输。 SAR ADC在多通道数据采集应用中很受欢迎，因为它们缺少Σ-Δ和流水线ADC架构中典型的“流水线”延迟。 SAR ADC的转换模式包括“单次”，“突发”和“连续”。

用于精密工业测量和仪器的Sigma-Delta（Σ-Δ）ADC

现代Σ-Δ型ADC几乎取代了积分型ADC（双斜率，三斜率，四斜率等），适用于要求高分辨率（16位至24位）和有效采样率的应用到几百赫兹。高分辨率与片上可编程增益放大器（PGA）一起，可以将传感器的小输出电压（如电子秤和热电偶）直接数字化。正确选择采样率和数字滤波器带宽还可以很好地抑制50 Hz和60 Hz的电源线频率。 Σ-ΔADC是使用仪表放大器（仪表放大器）和SAR ADC的传统方法的有吸引力的替代方案。

Σ-ΔADC架构背后的基本概念起源于20世纪50年代的贝尔实验室 - 在利用增量调制和差分PCM的实验数字传输系统上完成的工作。到20世纪60年代末，Σ-Δ架构得到了很好的理解。然而，由于数字滤波器（当时很少见）是该架构不可或缺的一部分，因此直到20世纪80年代末，当数字CMOS中的信号处理变得广泛可用时，实际的IC实现才出现。 Σ-Δ-过采样，噪声整形，数字滤波和抽取中使用的基本概念如图6所示。

图6A显示了噪声频谱对于传统的“奈奎斯特”操作，其中ADC输入信号落在直流和 f S / 2之间，并且量化噪声均匀地分布在相同的带宽上。在图6B中，采样频率增加了一个因子 K （过采样率），但输入信号带宽不变。然后用数字滤波器消除落在信号带宽之外的量化噪声。现在可以将输出数据速率降低（抽取）回到原始采样速率f S 。这种过采样过程，接着是数字滤波和抽取，可以提高奈奎斯特带宽内的信噪比（直流到 f S / 2）。对于 K 的每次加倍，dc-to- f S / 2带宽内的SNR增加3dB。图6C显示了基本的Σ-Δ架构，其中传统的ADC被Σ-Δ调制器取代。调制器的作用是对量化噪声进行整形，使其大部分发生在感兴趣的带宽之外，从而大大增加直流到 f S 的信噪比。 / 2区域。

基本的一阶Σ-ΔADC如图7所示，其中Σ-Δ调制器有详细说明。

这个基本调制器的核心是1位ADC（比较器）和1位DAC（开关）。尽管存在多个多位Σ-Δ型ADC，但使用单位调制器的ADC具有固有优异的差分线性度的明显优势。

调制器的输出是1位数据流。由于积分器周围的负反馈，B处信号的平均值必须等于V IN 。如果V IN 为零（即，中间量程），则在输出数据流中存在相等数量的1和0。随着输入信号变得更正，1的数量增加，并且0的数量减少。同样，随着输入信号变得更负，1s的数量减少，并且0的数量增加。输出流中的1与同一时间间隔内的样本总数之比 - 1密度 - 因此必须与输入的直流值成比例。

调制器还通过充当信号的低通滤波器和量化噪声的高通滤波器来实现噪声整形功能。请注意，数字滤波器是Σ-Δ型ADC的组成部分，可以进行优化，以提供出色的50 Hz / 60 Hz功率频率抑制。但是，数字滤波器确实引入了固有的流水线延迟，这在多路复用和伺服应用中必须要考虑。如果信号被多路复用到Σ-ΔADC，则必须允许数字滤波器在输出数据有效之前稳定到新值。此稳定通常需要几个输出时钟周期。由于数字滤波器的流水线延迟，Σ-Δ转换器无法以“单次”或“突发”模式运行。

虽然简单的一阶单比特Σ-ΔADC由于采用1位ADC和1比特DAC而具有固有的线性和单调性，但它无法为高分辨率应用提供足够的噪声整形。增加调制器中的积分器数量（类似于向滤波器添加极点）可以以更复杂的设计为代价提供更多的噪声整形 - 如图8所示，用于二阶1位调制器。注意与一阶调制器相比噪声整形特性的改善。高阶调制器（大于三阶）难以稳定并且存在重大的设计挑战。

高阶调制器的一种流行替代方案是使用多位架构，1位ADC（比较器）替换为N位闪存转换器，单位DAC（开关）替换为高线性 N 位DAC。通过使用数据加扰等技术可以避免多位Σ-Δ型ADC中昂贵的激光微调，以实现内部ADC和DAC所需的线性度。

集成架构时（双斜率，三斜率， CMOSΣ-ΔADC仍然用于数字电压表等应用，是当今工业测量应用的主流转换器。这些转换器具有出色的电源线共模抑制性能和高达24位的分辨率以及片上校准等数字便利性。许多产品具有可编程增益放大器（PGA），允许来自桥式和热电偶传感器的小信号直接数字化，无需额外的外部信号调理电路和仪表放大器。

图9显示了精密称重传感器的简化图。这种特殊的称重传感器可在5 V励磁下产生10 mV满量程输出电压，负载为2 kg。

电桥的共模输出电压为2.5 V.该图显示了电桥电阻值为2公斤负荷。任何给定负载的输出电压与激励电压成正比，即与电源电压成比例。

将这种低电平输出数字化的传统方法是使用仪表放大器，提供必要的增益，驱动14位至18位分辨率的传统SAR ADC。由于偏移和漂移的考虑，需要一个“自动归零”仪表放大器，如AD5555或AD8230。由于自动调零仪表放大器的噪声，需要适当的滤波电路。此外，SAR ADC的输出数据经常被平均，以进一步降低噪声。

图10显示了传统仪表放大器/ SAR ADC方法的一种有吸引力的替代方案，该方法使用称重传感器和AD7799高分辨率Σ-ΔADC之间的直接连接。 10 mV的满量程电桥输出由ADC以4.7 Hz的吞吐速率数字化为大约16“无噪声”位。 （有关输入参考噪声和无噪声代码分辨率的更多讨论，请参阅进一步阅读1）。比例运算消除了对精密电压基准的需求。

当非常低电平的信号必须数字化为高分辨率时，Σ-ΔADC是一种很有吸引力的选择 - 但用户应该理解Σ-ΔADC比SAR ADC更加数字化，因此可能需要更长的开发周期。评估板和软件可以极大地帮助完成此过程。尽管如此，仍然有许多仪器和传感器信号调理应用可以通过传统的仪表放大器（用于信号放大和共模抑制）有效地解决，然后是多路复用器和SAR ADC。

用于语音频带和音频的 Sigma-Delta ADC

除了为各种工业测量应用提供有吸引力的解决方案 - 精确测量，传感器监控，电能计量和电机控制 - Σ-Δ转换器在现代语音频带和音频应用中占据主导地位。 Σ-Δ转换器固有的高过采样率的一个主要好处是它们简化了ADC的输入抗混叠滤波器和DAC的输出反成像滤波器。此外，将数字功能添加到基于CMOS的转换器的简易性使得数字滤波器可编程性等功能变得切实可行，而且整个芯片面积，功耗和成本只有很小的增加。

语音频带音频的数字技术始于20世纪40年代PCM电信应用的早期阶段。早期的T载波系统使用8位压缩扩展ADC和扩展DAC，8 kSPS的采样频率成为早期标准。

现代数字蜂窝系统采用更高分辨率的过采样线性Σ-Δ型ADC和DAC而不是低分辨率压扩技术。典型的SNR要求为60 dB至70 dB。如果需要压扩/扩展以与旧系统兼容，则可以在DSP硬件或软件中完成。具有除PCM之外的许多应用的语音频带“编解码器”（编码器/解码器），例如语音处理，加密等，有多种类型可供选择。

Sigma-delta ADC和DAC也占主导地位。更苛刻的音频市场，包括FM立体声，计算机音频，立体声光盘（CD），数字录音带（DAT）和DVD音频。 总谐波失真加噪声（THD + N）要求范围从60 dB到大于100 dB，采样率范围从48 kSPS到192 kSPS。现代CMOSΣ-ΔADC和DAC可满足这些要求，并提供通常与此类应用相关的附加数字功能。

用于高速应用的

流水线型ADC
（采样率大于5 MSPS）

在本文中，我们任意定义任何要求采样率大于5 MSPS的应用为“高速”。图1显示SAR和流水线ADC之间存在重叠区域，采样速率在大约1 MSPS和5 MSPS之间。除了这个小区域，被认为高速的应用程序通常由流水线ADC提供服务。今天，低功耗CMOS流水线转换器是首选的ADC，不仅适用于视频市场，也适用于许多其他产品。这与20世纪80年代形成鲜明对比，当时这些市场由IC闪存转换器（主导8位视频市场，采样率在15 MSPS和100 MSPS之间）或更高分辨率，更昂贵的模块化/混合解决方案提供服务。虽然低分辨率闪存转换器仍然是流水线ADC的重要组成部分，但它们本身很少使用，除非极高的采样率 - 通常大于1 GHz或2 GHz - 要求分辨率不超过6位到8位。

如今，需要“高速”ADC的市场包括许多类型的仪器应用（数字示波器，频谱分析仪和医学成像）。还需要高速转换器的是视频，雷达，通信（IF采样，软件无线电，基站，机顶盒等）和消费类电子产品（数字）相机，显示电子产品，DVD，增强清晰度电视和高清电视。

流水线型ADC起源于20世纪50年代首次使用的分级架构。图11显示了一个简单的6位两级分级ADC的框图。

SHA的输出由第一级3位子ADC（SADC）数字化 - 通常是闪存转换器。使用3位子DAC（SDAC）将粗略的3位MSB转换转换回模拟信号。然后从SHA输出中减去SDAC输出，差值被放大，并且这个“残余信号”由第二级3位SADC数字化，以产生总共6位输出字的三个LSB。

通过检查第二级ADC输入端的“残余”波形，可以最好地评估这种分级ADC，如图12所示。该波形是应用低频斜坡信号的典型波形到ADC的模拟输入。为了不存在丢失码，残余波形不得超过第二级ADC的输入范围，如图12A的理想情况所示。这意味着N1位SADC和N1位SDAC必须精确到比N1 + N2位更好。在所示的示例中，N1 = 3，N2 = 3，并且N1 + N2 = 6.当残余波形超出N2 SADC“R”的范围并且下降时，图12B中所示的情况将导致丢失代码。在“X”或“Y”区域内 - 这可能是由非线性N1 SADC或级间增益和/或偏移的不匹配引起的。在这种情况下的ADC输出可能如图13所示。

如图所示，这种架构对于高达约8位的分辨率非常有用（N1 = N2 = 4）;然而，保持两个阶段之间的8位对准（特别是温度变化）可能是困难的。在这一点上值得注意的是，除了在本讨论范围之外的某些设计问题之外，没有特别的要求 - 在分级架构中每个阶段的比特数相同。此外，可以有两个以上的阶段。然而，除非添加某种形式的纠错，否则图11所示的架构限制在大约8位分辨率。

错误校正的分级ADC架构在20世纪60年代中期出现，是实现更高分辨率的有效手段，同时仍然使用基本的分级架构。例如，在两级6位分级ADC中，向第二级ADC添加一个额外位，允许对图12中显示为“X”和“Y”的区域进行数字化。第二级ADC允许残留波形偏离其理想值 - 只要它不超过第二级ADC的范围。但是，内部SDAC必须仍然精确到超过整体分辨率N1 + N2。

图14显示了带有纠错功能的基本6位分级ADC，第二级分辨率提高了到4位，而不是原来的3位。当残余波形落入“X”或“Y”超范围区域时修改N1 SADC结果所需的附加逻辑是用简单的加法器结合加到残余波形的直流偏移电压实现的。在这种配置中，第二级SADC的MSB控制MSB是递增001还是通过未修改。

值得注意的是，在第二级ADC中可以使用多个校正位，转换器设计过程的权衡 - 超出了本讨论的范围。

图14中所示的纠错后的分级 ADC没有流水线延迟。在下一个事件发生所需的时间内，输入SHA保持在保持模式：第一级SADC做出决定，其输出由第一级SDAC重建，SDAC输出从SHA输出中减去，放大，并由第二阶段SADC数字化。数字数据通过纠错逻辑和输出寄存器后，即可使用;转换器已准备好进行另一个采样时钟输入。

为了提高基本分级ADC的速度，图15所示的“流水线”架构已变得非常流行。这种流水线型ADC具有数字校正的分级架构，其中两个阶段中的每一个都在数据上运行一半转换周期，然后将其残余输出传递到“下一阶段”管道“在采样时钟的下一阶段之前。级间跟踪和保持（T / H）用作模拟延迟线 - 当第一级转换完成时，它被定时进入保持模式。这样可以为内部SADC，SDAC和放大器提供更长的建立时间，并允许流水线转换器以比非流水线版本更高的整体采样率运行。

有许多设计贸易可以在流水线ADC的设计中进行的关闭，例如级数，每级的位数，校正位数和时序。为了确保来自对应于特定样本的各个级的数字数据同时到达纠错逻辑，必须将适当数量的移位寄存器添加到流水线级的每个输出。例如，如果第一级需要7个移位寄存器延迟，则下一级需要6个，接下来的5个等。这会将数字流水线延迟添加到最终输出数据，如图16所示，典型的时序流水线ADC，AD9235。

对于12位，65 MSPS AD9235，有七个时钟周期的流水线延迟（有时称为延迟）。根据应用，这种延迟可能是也可能不是问题。如果ADC在反馈控制环路内，延迟可能是一个问题 - 在重叠区域中，逐次逼近架构将是更好的选择。延迟也使流水线ADC难以在多路复用应用中使用。

然而，在频率响应比建立时间更重要的大多数应用中，延迟问题不是真正的问题。

与大多数CMOS流水线ADC相关的一个微妙问题是它们在低采样率下的性能。由于内部时序通常由外部采样时钟控制，因此非常低的采样速率会延长内部跟踪和保持的 hold 次数，导致过度下垂导致转换错误。因此，大多数流水线ADC具有最小的规范以及最大采样率。显然，这排除了单射或突发模式应用中的操作 - 其中SAR ADC架构更合适。

最后，澄清重新排列和流水线 ADC之间的区别非常重要。从上面的讨论可以看出，虽然流水线型ADC通常是分级的（当然还有纠错），但是分级ADC不一定是流水线的。事实上，流水线分级架构占主导地位，因为需要高采样率，内部建立时间至关重要。

目前流水线型ADC可用，分辨率高达14位，采样率超过100 MHz。它们非常适合许多不仅需要高采样率而且需要高信噪比（SNR）和无杂散动态范围（SFDR）的应用。目前，这些转换器的一个流行应用是用于现代蜂窝电话基站的软件定义无线电（SDR）。

图17显示了通用软件无线电接收器和发射器的简化图。一个基本特征是：不是在接收器中单独数字化每个通道，而是包含许多通道的整个带宽由ADC直接数字化。总带宽可高达20 MHz，具体取决于空气标准。通过高性能数字信号处理器（DSP）在接收信号处理器（RSP）中以数字方式执行通道滤波，调谐和分离。

在相对较高的中频（IF）处对频带进行数字化消除了几个下变频阶段。这导致了成本更低，更灵活的解决方案，其中大多数信号处理是以数字方式执行的，而不是在与标准模拟超外差无线电接收器相关的更复杂的模拟电路中。另外，通过在软件中进行适当的改变，可以通过相同的硬件处理各种空气标准（GSM，CDMA，EDGE等）。请注意，软件无线电中的发送器使用发送信号处理器（TSP）和DSP来格式化各个通道，以便通过上游DAC进行传输。

接收器的ADC要求由下式确定：接收器必须处理的特定空气标准。提供给ADC的带宽频率包括所需信号以及大幅度“干扰”或“阻塞”.ADC不得生成互调 产品到期阻挡器，因为这些不需要的产品可以掩盖较小的所需信号。最大预期阻塞与最小预期信号的比率基本上决定了所需的无杂散动态范围（SFDR）。除了高SFDR之外，ADC还必须具有与所需接收器灵敏度兼容的信噪比（SNR）。

另一个要求是ADC符合所需IF的SFDR和SNR规范频率。 IF采样的基本概念如图18所示，其中20 MHz信号频带以60 MSPS的速率数字化。注意IF采样过程如何将信号从第三奈奎斯特区转移到基带而无需模拟下变频。感兴趣的信号带宽以第三奈奎斯特区为中心，IF频率为75MHz。在这个例子中选择的数字有点武断，但它们用于说明欠采样的概念。这些应用对ADC性能提出了严格的要求，特别是在SNR和SFDR方面。现代流水线ADC，如14位，80 MSPS AD9444，可满足这些苛刻的要求。例如，AD9444的SFDR为97 dBc，信噪比为73 dB，输入为70 MHz。 AD9444的输入带宽为650 MHz。针对SFDR和/或SNR优化的其他14位ADC是AD9445和AD9446。

结论

我们在这里讨论了逐次逼近，Σ-Δ和流水线架构 - 那些在现代集成电路ADC中最常用的架构。

逐次逼近是几乎所有多路复用数据采集系统以及许多仪器应用的首选架构。 SAR ADC相对易于使用，无流水线延迟，分辨率高达18位，采样速率高达3 MSPS。

适用于各种工业测量应用，sigma-delta ADC非常理想;它的分辨率从12位到24位。 Sigma-delta ADC适用于各种传感器调节，能量监控和电机控制应用。在许多情况下，高分辨率和片上PGA的增加允许传感器和ADC之间的直接连接，而无需仪表放大器或其他调理电路。

Σ-ΔADC和DAC，可轻松集成到包含高度数字功能的IC中，也是语音频带和音频市场的主导。这些转换器的固有过采样极大地放宽了对ADC抗混叠滤波器和DAC重建滤波器的要求。

对于大于约5 MSPS的采样率，流水线架构占主导地位。这些应用通常要求分辨率高达14位，具有高SFDR和SNR，采样频率范围为5 MSPS至大于100 MSPS。这类ADC用于许多类型的仪器，包括数字示波器，频谱分析仪和医学成像。其他应用包括视频，雷达和通信应用 - 包括IF采样，软件无线电，基站和机顶盒 - 以及消费电子设备，如数码相机，显示电子产品，DVD，增强型清晰度电视和高清晰度电视。

使用制造商的选择指南和参数搜索引擎，结合三种基本架构的基础知识，应该有助于设计人员为应用选择合适的ADC。使用制造商的评估板使这一过程变得更加容易。 ADI公司的ADIsimADC ®程序允许客户在不需要任何硬件的情况下评估ADC的动态性能。所需的软件和ADC模型（以及许多其他模拟和数字设计辅助工具）可从http://www.analog.com免费下载。这个工具在选择过程中非常有价值。

不容忽视的是ADC输入，输出和采样时钟电路的正确设计。有关这些重要问题，请参阅数据表和应用说明。最后，对于实现成功的混合信号设计同样至关重要的是布局，接地和去耦。