什么是数字逻辑门_数字逻辑门基础知识

数字逻辑门是一种电子电路，它根据输入上存在的数字信号的组合做出逻辑决策

数字逻辑门可能有多个输入，（A，B） ，C等，但通常只有一个数字输出，（Q）。各个逻辑门可以连接在一起形成组合或顺序电路，或更大的逻辑门功能。

标准的商用数字逻辑门有两种基本系列或形式，TTL代表晶体管 - 晶体管逻辑，如7400系列，CMOS代表互补金属氧化物硅，它是4000系列芯片。这种TTL或CMOS符号是指用于制造集成电路（IC）或“芯片”的逻辑技术，因为它通常被称为。

数字逻辑门

一般来说，TTL逻辑IC使用NPN和PNP型双极结型晶体管，而CMOS逻辑IC则使用互补MOSFET用于输入和输出电路的JFET型场效应晶体管。

除TTL和CMOS技术外，还可以通过将二极管，晶体管和电阻连接在一起来制作简单的数字逻辑门，以生成RTL，电阻器 - 晶体管逻辑门，DTL，二极管 - 晶体管逻辑门或ECL，发射极 - 耦合逻辑门，但与流行的CMOS系列相比，这些都不太常见。

集成电路或IC，因为它们通常被称为，它们可以根据它们包含的晶体管数量或“门”组合成一个系列。例如，一个简单的 AND 门只包含几个单独的晶体管，因为更复杂的微处理器可能包含数千个单独的晶体管门。集成电路根据逻辑门的数量或单个芯片内电路的复杂程度进行分类，其中单个门的数量的一般分类如下：

集成电路的分类

小规模集成或（SSI） - 在单个封装中最多可包含10个晶体管或几个门，例如AND，或，不是门。

中等规模集成或（MSI） - 在一个封装内的10到100个晶体管或数十个门之间执行数字操作例如加法器，解码器，计数器，触发器和多路复用器。

大规模集成或（LSI） - 介于100和1,000个晶体管或数百个之间门控和执行特定的数字操作，如I / O芯片，存储器，算术和逻辑单元。

超大规模集成或（VLSI） - 介于1,000和10,000之间nsistor或数千个门并执行计算操作，如处理器，大型存储器阵列和可编程逻辑器件。

超大规模集成或（SLSI） - 单个封装中的10,000到100,000个晶体管，并执行计算操作，如微处理器芯片，微控制器，基本PIC和计算器。

超大规模集成或（ULSI） - 超过100万个晶体管 - 用于计算机CPU，GPU，视频处理器，微控制器，FPGA和复杂PIC的大男孩。

虽然“超大规模”ULSI分类使用得不太好，但代表集成电路复杂性的另一级集成称为片上系统或（SOC）简而言之。在这里，微处理器，存储器，外围设备，I / O逻辑等各个组件都是在一块硅片上生成的，它代表了一个芯片内的整个电子系统，字面上将“集成”字放入集成电路中。

这些完整的集成芯片可在一个封装内容纳多达1亿个硅CMOS晶体管栅极，通常用于移动电话，数码相机，微控制器，PIC和机器人类应用。 / p>

摩尔定律

1965年，英特尔公司联合创始人戈登摩尔预测，“单个芯片上的晶体管和电阻器的数量将每18个月增加一倍”。半导体门技术。当Gordon Moore在1965年发表他的着名评论时，单个硅片或芯片上只有大约60个单独的晶体管栅极。

1971年世界上第一个微处理器是具有4位的Intel 4004数据总线在单个芯片上包含大约2,300个晶体管，工作频率约为600kHz。今天，英特尔公司已经在其近4GHz的新型四核i7-2700K Sandy Bridge 64位微处理器芯片上放置了惊人的12亿个独立晶体管栅极，片上晶体管数量仍在增加，因为更快的微处理器和微控制器开发。

数字逻辑状态

数字逻辑门是构建所有数字电子电路和基于微处理器的系统的基本构建模块。基本数字逻辑门对二进制数执行 AND ， OR 和 NOT 的逻辑运算。

仅在数字逻辑设计中允许两个电压电平或状态，这些状态通常称为逻辑“1”和逻辑“0”，或高和低，或者为真和假。这两种状态分别用“1”和“0”的二进制数字表示在布尔代数和标准真值表中。

一个很好的例子数字状态是简单的灯开关。开关可以是“ON”或“OFF”，一种是另一种状态，但不能同时是两种状态。然后我们可以总结这些不同数字状态之间的关系：

布尔代数	布尔逻辑	电压状态
逻辑“1”	TRUE（T）	HIGH（H）
逻辑“0”	FALSE（F）	LOW（L）

大多数数字逻辑门和数字逻辑系统使用“正逻辑”，其中逻辑电平为“0”或“LOW”由零电压，0v或地表示，逻辑电平“1”或“HIGH”由更高的电压表示，例如+5伏，从一个电压电平切换到另一个电压电平逻辑电平“0”到“1”或“1”到“0”尽可能快地进行，以防止逻辑电路的任何错误操作。

还存在一个互补的“否定逻辑“系统中逻辑的值和规则”0“并且逻辑“1”相反，但在本教程中关于数字逻辑门的部分我们只会参考正逻辑约定，因为它是最常用的。

在标准TTL（晶体管 - 晶体管逻辑）中IC有一个预先定义的输入和输出电压电压范围，它确切地定义了什么是逻辑“1”电平，什么是逻辑“0”电平，这些如下所示。

TTL输入和输入输出电压电平

双极7400和CMOS 4000都有各种各样的逻辑门类型数字逻辑门系列，如74Lxx，74LSxx，74ALSxx，74HCxx，74HCTxx，74ACTxx等，每一个都有其独特的优点和缺点。产生逻辑“0”或逻辑“1”所需的确切开关电压取决于特定的逻辑组或系列。

然而，当使用标准+5伏电源时，任何TTL电压输入之间2.0v和5v被认为是逻辑“1”或“高”，而任何低于0.8v的电压被认为是逻辑“0”或“低”。这两个电压电平之间的电压区域作为输入或输出称为 Indeterminate Region ，在此区域内工作可能会导致逻辑门产生错误输出。

与TTL类型相比，CMOS 4000逻辑系列使用不同的电压电平，因为它们是使用场效应晶体管或FET设计的。在CMOS技术中，逻辑“1”电平工作在3.0和18伏之间，逻辑“0”电平工作在1.5伏以下。然后下表显示了传统TTL和CMOS逻辑门的逻辑电平之间的差异。

TTL和CMOS逻辑电平

设备类型	逻辑0	逻辑1
TTL	0到0.8v	2.0到5v（V CC ）
CMOS	0到1.5v	3.0到18v（V DD ）

然后从上面的观察中，我们可以将理想的TTL数字逻辑门定义为具有0伏（地）的“低”电平逻辑“0”和“高”电平逻辑的逻辑门。 + 1伏特的“1”，这可以证明为：

理想的TTL数字逻辑门电压电平

开关的打开或关闭产生的任何一个逻辑电平“1”或逻辑电平“0”，电阻 R 称为“上拉”电阻。

数字逻辑噪声

然而，在这些定义的HIGH和LOW值之间存在通常被称为“无人区域”（上面的蓝色区域），如果我们在这个无人区域内应用一个值的信号电压，我们不知道是否逻辑门将响应它作为电平“0”或电平“1”，输出将变得不可预测。

噪声是随机给出的名称通过外部干扰（例如来自附近的开关，电源波动或来自拾取杂散电磁辐射的导线和其他导体）感应到电子电路中的不需要的电压。然后为了使逻辑门不受噪声影响必须具有一定的噪声容限或抗噪声能力。

数字逻辑门噪声抗扰度

在上面的示例中，噪声信号叠加在Vcc电源电压上，只要它保持在最小电平以上（V ON（min） ））输入逻辑门的相应输出不受影响。但是当噪声电平变得足够大并且噪声尖峰导致HIGH电压电平下降到低于该最小电平时，逻辑门可以将该尖峰解释为低电平输入并且相应地切换输出产生错误输出切换。然后，为了使逻辑门不受噪声影响，它必须能够容忍其输入上的一定量的不需要的噪声而不改变其输出状态。

简单的基本数字逻辑门

简单的数字逻辑门可以通过将晶体管，二极管和电阻器与二极管电阻逻辑（DRL） AND 门和二极管 - 晶体管逻辑（DTL）的简单示例相结合来制作下面给出 NAND 门。

二极管电阻电路	二极管 - 晶体管电路
2输入AND门

2输入与非门

简单的2输入二极管电阻 AND <通过添加单个晶体管反相（ NOT ）级，可以将/ span> gate转换为 NAND 门。使用诸如二极管，电阻器和晶体管之类的分立元件来制造数字逻辑门电路并不用于实际商用逻辑IC，因为这些电路会受到传播延迟或栅极延迟以及由于上拉电阻引起的功率损耗。

二极管电阻逻辑的另一个缺点是没有“扇出”功能，即单个输出能够驱动下一级的许多输入。此类设计也没有完全“关闭”，因为逻辑“0”产生0.6v的输出电压（二极管电压降），因此使用以下TTL和CMOS电路设计。

基本TTL逻辑门

上面的简单二极管电阻 AND 门为其输入使用单独的二极管，每个输入一个。由于晶体管由连接在一起代表NPN或PNP器件的两个二极管电路组成，因此DTL电路的输入二极管可以由一个具有多个发射极输入的NPN晶体管代替，如图所示。

2输入与非门

由于与非门包含单级反相NPN晶体管电路（ TR 2 ） Q 时的输出逻辑电平“1”仅在 TR 1 的两个发射极连接到逻辑时出现电平“0”或接地允许基极电流通过发射极的PN结而不是集电极。 TR 1 的多个发射极作为输入连接，从而产生 NAND 门功能。

在标准TTL逻辑门中，晶体管完全在“截止”区域工作，或者完全在饱和区域工作，晶体管作为开关类型工作。

发射极耦合数字逻辑门

发射极耦合逻辑或 ECL 是另一种使用双极晶体管逻辑的数字逻辑门，晶体管不在饱和区工作，因为它们与标准的TTL数字逻辑门。相反，输入和输出电路是推挽式连接晶体管，电源电压相对于地为负。

这样可以提高发射极耦合逻辑门的工作速度，达到千兆赫兹范围与标准TTL类型相比，噪声对ECL逻辑的影响更大，因为不饱和晶体管在其有源区域内工作并放大和切换信号。

集成电路的“74”子系列

考虑到传播延迟，电流消耗，扇入和扇出要求等电路设计的改进，这种类型的TTL双极晶体管技术构成了前缀“74”系列数字逻辑IC的基础，例如“7400”四路2输入 AND 门，或“7402”四路2输入或门等

74xx系列IC的子系列可用于制造门的不同技术，它们用74号和之间的字母表示。设备编号。有许多TTL子系列可提供各种开关速度和功耗，例如74L00或74ALS00 AND gate，“L”代表“低功率TTL”，“ALS”代表“高级低功率肖特基TTL”，下面列出了这些。

•74xx或74Nxx：标准TTL - 这些器件是70年代早期推出的原始TTL系列逻辑门。它们具有大约10ns的传播延迟和大约10mW的功耗。供电电压范围：4.75至5.25伏

•74Lxx：低功率TTL - 通过增加内部电阻的数量，功耗比标准类型提高，但代价是降低在切换速度。电源电压范围：4.75至5.25伏

•74Hxx：高速TTL - 通过减少内部电阻数量来改善开关速度。这也增加了功耗。电源电压范围：4.75至5.25伏

•74Sxx：肖特基TTL -Schottky技术用于改善输入阻抗，开关速度和功耗（2mW），与74Lxx和74Hxx类型。电源电压范围：4.75至5.25伏

•74LSxx：低功率肖特基TTL - 与74Sxx类型相同，但内部电阻增加，以提高功耗。电源电压范围：4.75至5.25伏

•74ASxx：高级肖特基TTL - 改进的设计超过74Sxx肖特基类型，经过优化可提高开关速度，但功耗约为22mW。电源电压范围：4.5至5.5伏

•74ALSxx：高级低功耗肖特基TTL - 与74LSxx类型相比，功耗约为1mW，开关速度更高，为4nS。电源电压范围：4.5至5.5伏

•74HCxx：高速CMOS -CMOS技术和晶体管，通过CMOS兼容输入降低功耗小于1uA。供电电压范围：4.5至5.5伏

•74HCTxx：高速CMOS -CMOS技术和晶体管，可降低小于1uA的功耗，但传播延迟增加约16nS到TTL兼容输入。电源电压范围：4.5至5.5伏

基本CMOS数字逻辑门

TTL数字逻辑门系列的主要缺点之一是逻辑门基于在双极晶体管逻辑技术和晶体管是电流操作器件时，它们从固定的+5伏电源消耗大量电能。

此外，TTL双极晶体管门在切换时的工作速度有限“OFF”状态为“ON”状态，反之亦然，称为“门”或“传播延迟”。为了克服这些限制，互补MOS称为“CMOS”（C> > > > > > 这些门使用“场效应晶体管”或FET开发。

由于这些门同时使用P沟道和N沟道MOSFET作为输入器件，在没有开关的静态条件下，CMOS门的功耗几乎为零（1至2μA），非常适合用于低功耗电池电路，开关速度高达100MHz，适用于高频定时和计算机电路。

2输入与非门

此CMOS门示例包含三个N沟道MOSFET，每个输入FET一个 1 和FET 2 ，一个用于输出FET 3 。当输入 A 和 B 都处于逻辑电平“0”时，FET 1 和FET 2 都是切换为“OFF”，从FET 3 的源提供输出逻辑“1”。

当一个或两个输入处于逻辑电平“1”时，电流流过相应的FET在 Q 处提供相当于逻辑“0”的输出状态，从而产生 NAND 门功能。

电路设计的改进方面开关速度，低功耗和改进的传播延迟导致标准CMOS 4000“CD”系列逻辑IC正在开发中，以补充TTL范围。

与标准TTL数字逻辑门一样，所有CMOS封装中提供主要的数字逻辑门和器件，如CD4011，四路2输入 NAND 门，或CD4001，四路2输入 NOR 门及其所有子系列。

与TTL逻辑一样，互补MOS（CMOS）电路利用了N沟道和P沟道器件可以在同一衬底材料上一起制造以形成各种逻辑功能的事实。

其中一个主要缺点是与同等TTL类型相比，CMOS系列IC容易被静电损坏。与TTL逻辑门不同，它们的输入和输出电平均采用+ 5V单电压工作，CMOS数字逻辑门工作在+3至+18V的单电源电压下。

通用CMOS子电路系列产品包括：

•4000B系列：标准CMOS - 这些器件是70年代初推出的原始缓冲CMOS系列逻辑门，运行电源电压为3.0至18V dc

•74C系列：5v CMOS - 这些器件与标准5v TTL器件引脚兼容，因为它们的逻辑开关采用CMOS实现，但与TTL兼容的输入。它们的工作电压为3.0至18V dc

请注意，CMOS逻辑门和器件对静电非常敏感，因此请务必采取适当的防静电垫或接地工作台的预防措施，防静电腕带，除非需要，否则不要从防静电包装中取出部件。

在下一个关于数字逻辑门的教程中，我们将看到数字逻辑与门功能，如下所用TTL和CMOS逻辑电路以及布尔代数定义和真值表。