基于源级耦合结构的正交二分频电路

　　摘 要： 设计了一种基于源级耦合结构的正交二分频电路，由两个完全相同的源级耦合D触发器级联构成，交替工作于触发和锁存模式。对传统的源级耦合结构做了适当改进，采用动态负载，通过对PMOS管的开关控制很好地解决了电路工作速度和输出摆幅间的矛盾；且时钟开关PMOS和NMOS采用不同直流偏置，便于低电源电压下直流工作点的选取。采用TSMC 0.18 μm RF CMOS工艺进行仿真验证。实验结果表明，分频器在1.92 GHz输入时钟频率下能正常实现正交二分频，有较宽的锁定范围，且在3 V电源电压下功耗仅为1.15 mW。

　　随着便携式手持无线设备的不断发展，低功耗全集成收发机在无线通信领域受到越来越多的关注。在现代通信系统中，多模分频器是工作在最高频率的模块之一，其设计具有很大的挑战性。多模分频器最重要的两个指标是工作速度和功耗。而无论是采用脉冲吞咽方式实现的多模分频器［1］，还是串联多个双模预分频器来实现的多模分频器［2］，高速分频器都是其最关键的模块之一。此外，在许多预分频器设计中，为了降低整体功耗，通常选用相位切换结构，比同步双模预分频器具有更高的工作速度和更低的功耗［3-4］。在这种结构中，一般采用两个动态触发器级联来完成二分频正交信号输出，并将此作为相位切换的输入。但由于该分频器工作在VCO的输出频率，功耗较大，如采用上述动态触发器实现，则要求有一个全摆幅的时钟信号，因此需要在VCO输出端加一个耗能的缓冲器以增加VCO的输出摆幅［5］，这将会加剧高速分频器的功耗问题。

　　然而与传统的全功能D触发器构成的分频器相比，源耦合逻辑（SCL）分频器因其输入/输出摆幅小、动态功耗低、转换速度快，成为高速分频器的首选［6］。本文在传统的SCL分频器基础上加以改进，使用动态负载代替原来的电阻负载或有源固定负载，在电路工作速度和差分输出摆幅之间得到了很好的折衷;并且时钟开关管PMOS和NMOS采用不同的直流偏置，解决了低电压下直流工作点较难设置的问题。

　　1 源级耦合（SCL）分频器

　　1.1 基本结构及工作原理

　　SCL型分频器通常被认为是工作速度最快的分频器结构，它可由两个完全相同的D触发器或者锁存器级联而成，具体电路如图1所示，其单元电路如图2所示。

　　

　　SCL型D触发器的单元电路包含两个部分［7］：将输入信号输送到输出的触发部分（MS）和存储输出逻辑电平的锁存部分（ML）。其中触发部分由差分对来实现；锁存部分由一个交叉耦合对（ML）来实现，该结构表现出负阻-2/gm，并通过正反馈大大提高电路工作速度。两个部分由一个相位互补的时钟信号驱动，分别用来控制触发电路和锁存电路。其具体电路工作过程如下：在输入时钟的正半周，图1中第一级D触发器处于触发模式，即输出跟随输入变化；第二级D触发器处于锁存模式，保持与前一个时钟相同的状态，其输出经过反相后送入第一级D触发器。在输入时钟的负半周，第一级D触发器处于锁存模式；第二级D触发器转变为触发模式，它输出的状态将被锁存到第一级D触发器中。因此，D触发器的输出随着时钟状态的改变而改变，且在每两个时钟周期输出信号完成一个周期的变化，从而输出的频率刚好是输入频率的一半，实现二分频功能。

　　图2电路中的尾电流源是为了保证电路比较稳定的直流偏置，减小了因输入时钟信号的直流电平变化对电路的影响。为了提高工作速度，可以忽略尾电流源，这样大约能提高20%的工作速度［8］，但是同时电路对工艺和温度的依赖性增加。此外，考虑到电阻阻值的不准确，以及版图面积大等不利因素，所以在很多设计中用有源负载代替电阻负载，但这样增大了寄生电容，进而限制了最高工作频率。

　　1.2 SCL电路动态特性

　　SCL型二分频器的动态特性如图3所示，其中fo是没有外加激励时电路的自激振荡频率，Vclk_min是电路停止自振荡所需外加的最小时钟信号的幅度。根据电路工作频率和外加的时钟激励幅度的变化，电路工作于4种不同的状态［9］：

　　

　　（1）自振荡区：如图1所示，两级D触发器级联并形成闭环环路，当环路满足巴克豪森振荡条件时，环路就会发生自激振荡；但是当输入时钟的幅度比较大时，电路会由自振荡转入受迫振荡状态，振荡频率也会向正常工作频率靠拢，实现二分频。

　　（2）正常工作区：能完成二分频功能。

　　（3）压摆率限制区：当输入时钟有比较大的上升和下降时间时，会在时钟过零点时有足够的时间使电路发生自振荡，从而影响输出频谱的纯度。

　　（4）响应限制区：当输入时钟频率很高时，由于寄生电容的影响，D触发器充放电不完全，它将无法振荡到该频率，导致电路工作失常。

　　由图3可以看出，输入时钟信号Vclk幅值越小，则电路正常工作的频率范围越小。因此，要达到大的工作频率，Vclk幅值必须较大。一般VCO输出摆幅都比较大，对于跟在VCO后面的第一级二分频器，其输入时钟的幅度往往不成问题。

　　2 改进的分频器电路设计及仿真

　　2.1 SCL二分频电路设计

　　本文主要对SCL电路的负载进行了改进，采用Wang的动态负载结构［10］（即让触发器的负载随着输入信号的变化而变化），使电路的速度得以进一步提高；并且对开关管和负载管采用不同的直流偏置，便于直流工作点的选取，尤其是在低电源电压的情况下。本文设计的SCL单元电路如图4所示。

　　

　　从图4可以看出， PMOS管起动态电阻的作用。当该D触发器处于触发状态时，PMOS等效为一个很小的负载电阻，这就可以在输出节点产生比较小的RC时间常数，提高触发器的工作频率；当触发器处于锁存状态时，PMOS管等效为一个很大的负载电阻，增大输出摆幅。这种动态负载的结构比普通电阻负载结构的工作频率更高，但要同时给NMOS和PMOS管提供合理的偏置会带来比较大的设计难度。因此，在本文提出的结构中，NMOS和PMOS采用不同的直流偏置，通过合理设计电阻、电容的值，以及外加偏置电压VBP，就可以控制PMOS管的时钟信号偏置在需要的直流点；同样也可以选取NMOS的直流偏置VBN，这样有利于降低设计的复杂性，特别在低电源电压下，一个折衷的直流偏置点很难选取。图4中还有一个尾电流管M1用来保证电路比较稳定的直流偏置。由于本文设计的高速二分频电路应用于短距离无线接收发机中，与其直接相连的VCO输出最高频率为1.92 GHz，并不需要特别高的工作频率，因此不需要通过去除尾电流源来使电路工作在更高的频率段。另外，去除尾电流源会使电路输出摆幅不确定，受工艺和温度的影响较大；并且会导致SCL分频器的衬底波动比较大，该波动通过衬底耦合，会加大分频器的噪声，或影响到其他电路模块， 所以本文保留了尾电流源的使用。

　　2.2 电路仿真结果

　　电路采用TSMC 0.18 μm RF CMOS工艺设计实现，并对整体电路进行了仿真、验证。图5给出了当输入时钟信号频率为1.92 GHz、幅度为800 mV时的SCL分频器瞬态仿真结果。从仿真结果可以看到，分频器输出波形周期为1.04 ns，很好地实现了二分频功能；且输出摆幅较大，在800 mV左右。图6给出了二分频器的4个不同相位的瞬态输出，其每个象限相差90°，以便用于后面的基于相位选择技术的双模预分频电路。

　　

　　由之前分析可知，SCL二分频器的正常工作频率有一定的范围，且与输入时钟信号的幅度有关，因此分频器有一个最大频率锁定范围。图7给出了当输入时钟幅度从200 mV~1 V变化时，其频率锁定范围的变化情况。从图中可以看出，随着输入时钟幅度变大，分频器的锁定范围也变大，当幅度为800 mV时，频率锁定范围为200 MHz~2.8 GHz，有较宽的频率锁定范围，满足VCO输出频率范围的完全覆盖（所应用的VCO调频范围为1.608 GHz~1.92 GHz）；本设计的分频器电路在3 V电源电压下、工作频率在1.92 GHz时的功耗为1.15 mW。

　　

　　本文设计了一种基于源极耦合逻辑技术的高速正交二分频器电路。电路沿用了传统的SCL二分频器结构并对其适当改进，采用动态负载代替电阻负载，使负载阻值随着输入信号变化而变化，有利于工作频率的提高和输出摆幅的增大。电路PMOS和NMOS管采用不同的直流偏置，大大减小了直流工作点选取的复杂度。采用TSMC 0.18 μm RF CMOS工艺进行了设计验证，在1.92 GHz输入时钟频率下能正常实现正交二分频，有较宽的锁定范围，且在3 V电源电压下的电路功耗仅为1.15 mW。