赛灵思的UG949中文版更新了

UG949 中文版 更新了！

UG949 —《UltraFAST 设计方法指南 （适用 于 Vivado Design Suite）》

更新内容：       

已更新靠近顶层添加 I/O 组件，已更新使用复位的时间和位置，已更新使用 DIRECT_ENABLE 和 DIRECT_RESET，已更新将逻辑从控制引脚推到数据引脚，时钟原语中添加了时钟利用率报告的信息，已更新时钟多路复用，已更新使用 MMCM 的 I/O 时序 ZHOLD/BUF_IN 补偿，单四通道和多四通道接口中添加了示例，已更新控制时钟的相位、频率、占空比和抖动。

已添加控制和同步器件启动，已添加避免本地时钟，已添加跨时钟域。

在第 3 章： 设计创建中的使用虚拟时钟与降低“建立”要求，同时让“保持”不变中添加了相移相关信息。 

更新第 4 章：实现中的自下而上的综合流程。 

已更新表 5-2，在确认没有时钟遗漏中添加了检查时序报告的信息，已更新降低网络延迟， 已更新表 5-4，已更新报告设计分析拥塞报告，在报告设计分析复杂性报告中添加了租赁指数和平均扇出的表格，已更新优化高扇出网，已更新禁用 LUT 组合和 MUXF 调用，已更新群关键逻辑，已更新使用 Vivado IP 集成器进行调试设计，已添加在 Vivado 硬件管理器中调试 AXI 接口，并在第 5 章：设计收敛中添加了使用系统内 IBERT。

目录

第 1 章 : 引言

关于 UltraFast 设计方法

理解 UltraFast 设计方法概念

使用 Vivado Design Suite

访问其他技术文档和培训资料

第 2 章 : 单板和器件规划

单板和器件规划简介

PCB 布局建议

时钟资源规划与分配

I/O 管脚分配设计流程

采用 SSI 器件进行设计

FPGA 电源因素与系统关联性

配置

第 3 章 : 设计创建

设计创建简介

定义理想的设计层级

RTL 编码指南

编码指南

跨时钟域

充分利用 IP 核

利用约束

第 4 章 : 实现

实现简介

运行综合

综合后的步骤

实现设计

第 5 章 : 设计收敛

设计收敛简介

时序收敛

分析并解决时序违规

应用通用时序收敛技术

功耗分析与优化

配置与调试

附录 A: 附加资源与法律提示

赛灵思资源

解决方案中心 

Documentation Navigator 与设计中心

参考资料

培训资料