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系统升级 | RK3568开发平台成功搭载SylixOS国产实时操作系统
2023-04-25
899
1
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Vivado生成IP核
2023-04-24
3531
0
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今日说“法”：FPGA的三种配置方式
2023-04-24
866
0
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申请开发板
2023-04-24
663
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迅为RK3588开发板使用SATA硬盘测试
2023-04-24
1043
2
回答
FPGA设计的电路速度指什么？
2023-04-23
7253
4
回答
如何在FPGA的引脚接入高电平信号\'1‘？
2023-04-23
1.4w
4
回答
在FPGA上电启动时应该怎么做才能使避免高电平会闪一次的这种情况？
2023-04-23
6569
1
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怎么给FPGA的I/O引脚初始状态默认设为低电平？
2023-04-23
6748
1
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FPGA上电瞬间IO管脚输出的高电平怎么消除呢？
2023-04-23
5594
1
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如何控制FPGA烧写时io口的电平呢？
2023-04-23
4859
1
回答
请问大神FPGA延迟控制用多少个bit可以达到输出给DAC的是2路250M的数据？
2023-04-23
3917
1
回答
FPGA中比较两个数据最多可以比较多少位？为什么？
2023-04-23
3780
1
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FPGA/CPLD板子的并口通信和发脉冲的干扰问题求助
2023-04-23
3886
1
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CPLD有内存这一说吗？
2023-04-23
3601
1
回答
FPGA中组合逻辑门占用资源过多怎么降低呢？
2023-04-23
3673
1
回答
FPGA中一个或门的延时有多少？会不会大于350ps？
2023-04-23
3429
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回答
请问如何用CPLD扩展单片机IO口，能扩展ADC通道吗？
2023-04-23
3408
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回答
请问CPLD/FPGA上电初始时IO口的状态是怎么样的呢？
2023-04-23
3246
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在FPGA的开发中如何对inout信号进行赋值？
2023-04-23
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