| Function | Clock buffer, Differential |
| Additive RMS jitter (Typ) (fs) | 50 |
| Output frequency (Max) (MHz) | 2000 |
| Number of outputs | 4 |
| Output supply voltage (V) | 1.8, 2.5, 3.3 |
| Core supply voltage (V) | 1.8, 2.5, 3.3 |
| Output skew (ps) | 20 |
| Features | 2:4 fanout, Universal inputs, Individual output enable control, Pin control |
| Operating temperature range (C) | -40 to 105 |
| Rating | Catalog |
| Output type | LVDS |
| Input type | HCSL, LP-HCSL, LVCMOS, LVDS, LVPECL |
- 具有 2 个输入和 4 个输出 (2:4) 的高性能 LVDS 时钟缓冲器系列。
- 输出频率最高可达 2GHz。
- 通过硬件引脚实现独立输出使能/禁用。
- 电源电压：1.8/2.5/3.3V ± 5%
- 低附加抖动：156.25MHz 下最大抖动小于 60fs rms（12kHz 至 20MHz）
-
超低相位本底噪声：-164dBc/Hz（典型值）
-
-
超低传播延迟：< 575ps（最大值）
-
输出偏斜：20ps（最大值）
- 通用输入接受 LVDS、LVPECL、LVCMOS、HCSL 和 CML
- LVDS 基准电压 (VAC_REF) 适用于容性耦合输入
- 工业温度范围：–40°C 至 105°C
- 可用封装：
- 5mm × 5mm 28 引脚 VQFN (RHD) 封装
LMK1D1204P 时钟缓冲器能够以超小的时钟分配偏斜，将两个可选时钟输入（IN0 和 IN1）之一分配给 4 对差分 LVDS 时钟输出（OUT0 至 OUT3）。输入可以为 LVDS、LVPECL、LVCMOS、HCSL 或 CML。
LMK1D1204P 专为驱动 50? 传输线路而设计。在以单端模式驱动输入的情况下，必须将Figure 8-6 中所示的适当偏置电压施加到未使用的负输入引脚。IN_SEL 引脚用于选择要发送到输出的输入。该器件支持失效防护输入功能。该器件还整合了输入迟滞，可防止在没有输入信号的情况下输出随机振荡。
各个 LVDS 差分输出均可通过将对应的 OEx 引脚设置为逻辑高电平“1”来使能。如果此引脚设置为逻辑低电平“0”，输出将以高阻抗状态被禁用，从而降低功耗。
该器件可在 1.8V、2.5V 或 3.3V 电源环境下工作，温度范围是 –40°C 至 105°C（环境温度）。