| Function | Clock generator |
| Number of outputs | 2 |
| Output frequency (Max) (MHz) | 1296 |
| Core supply voltage (V) | 3.3 |
| Output supply voltage (V) | 3.3 |
| Input type | LVPECL |
| Output type | LVDS |
| Operating temperature range (C) | -40 to 85 |
| Features | 3.3-V VCC/VDD, Pin programmable |
| Rating | Catalog |
- 包括锁相环路 (PLL)、压控振荡器 (VCO)、和回路过滤器的集成型低噪声时钟生成器
- 2 个低噪声 100MHz 时钟（低电压正射极耦合逻辑 (LVPECL)，低压差分信号 (LVDS)，或者低压 CMOS (LVCOMS) 对）
- 支持高速电流控制逻辑 (HCSL) 信号传输电平
（交流耦合） - 典型周期抖动：峰值到峰值 (pk-pk) 21ps
- 典型随机抖动：510ps RMS
- 由引脚设定的输出类型
- 支持高速电流控制逻辑 (HCSL) 信号传输电平
- 附加单端 25MHz 输出
- 集成晶振输入接受
25MHz 晶振 - 输出使能引脚，可关断器件和输出
- 32 引脚 5mm × 5mm 超薄型四方扁平无引线 (VQFN) 封装
- 静电放电 (ESD) 保护超过 2000V 人体模型 (HBM) 和 500V 带电器件模型 (CDM)
- 工业温度范围（-40°C 至 85°C）
- 3.3V 电源
应用范围
- PCI Express
1 代、2 代和 3 代的基准时钟生成 - 通用计时
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CDCM9102 是一款为诸如 PCI Express的通信标准提供基准时钟而设计的低抖动时钟生成器. 该器件最高支持 PCIE 3 代，易于配置和使用。CDCM9102 提供 2 个 100MHz 差分时钟端口。这些端口支持的输出类型包括 LVPECL，LVDS，或者一对 LVCMOS 缓冲器。HCSL 信号传输由交流耦合网络提供支持。用户配置捆绑器件引脚所需的输出缓冲器类型。此外，提供一个单端 25 MHz 时钟输出端口。这一端口的使用包括通用计时、计时以太网物理层 (PHY)、或者为附加的时钟生成器提供一个基准时钟。所有生成的时钟来自一个单一外部 25MHz 晶体。