| Function | Clock network synthesizer |
| Number of outputs | 14 |
| RMS jitter (fs) | 47 |
| Output frequency (Min) (MHz) | 1.00E-06 |
| Output frequency (Max) (MHz) | 3000 |
| Input type | HCSL, LVCMOS, LVDS, LVPECL, XTAL |
| Output type | CML, LVCMOS, LVDS, LVPECL |
| Supply voltage (Min) (V) | 3.135 |
| Supply voltage (Max) (V) | 3.465 |
| Features | JESD204B |
| Operating temperature range (C) | -40 to 85 |
- 基于 BAW VCO 的超低抖动以太网时钟
- 频率为 312.5MHz 时 RMS 抖动典型值为 42fs/最大值为 60fs
- 频率为 156.25MHz 时 RMS 抖动典型值为 47fs/最大值为 65fs
-
3 个高性能数字锁相环 (DPLL) 与模拟锁相环 (APLL) 配对
- 可编程 DPLL 环路带宽范围为 1mHz 至 4kHz
- DCO 频率调节步长 < 1ppt
- 4 个差分或单端 DPLL 输入
- 1Hz (1PPS) 至 800MHz 输入频率
- 数字保持和无中断切换
- 14 个采用可编程 HSDS/LVPECL、LVDS 和 HSCL 输出格式的差分输出
- 当在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出以及 12 个差分输出时，最多总共 18 个频率输出
- 支持可编程摆幅和共模的 1Hz (1PPS) 至 1250MHz 输出频率
- 符合 PCIe 第 1 代到第 6 代标准
- I2C 或 3 线/4 线 SPI 接口
LMK5B33414 是一款高性能网络同步器和抖动清除器，具有小于 5ns 的计时精度（D 类），旨在满足基于以太网的网络应用的严格要求。
该网络同步器集成了三个 DPLL，可通过可编程环路带宽提供无中断切换和抖动衰减功能，无需外部环路滤波器，更大限度地提升了灵活性和易用性。每个 DPLL 相位将配对的 APLL 锁定到基准输入。
APLL3 具有采用 TI 专有体声波 (BAW) 技术的超高性能 PLL，可在 312.5MHz 频率下生成具有 42fs（典型值）/60fs（最大值）RMS 抖动的输出时钟，而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 和 APLL1 提供用于第二或第三频率域和/或同步域的选项。
基准验证电路可监控 DPLL 参考时钟，并在检测到切换事件时在时钟间执行无中断切换。可以启用零延迟和相位消除，控制从输入到输出的相位关系。
该器件可通过 I2C 或 SPI 接口进行全面编程。板载 EEPROM 可用于自定义系统启动时钟。该器件还具有出厂默认的 ROM 配置文件作为备用选项。