AD9510提供多路输出时钟分配功能，并集成一个片内锁相环(PLL)内核。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。4路独立的LVPECL时钟输出和4路LVDS时钟输出工作频率分别为1.2 GHz和800 MHz。可选的CMOS时钟输出工作频率为250 MHz。
PLL部分由可编程参考分频器(R)、低噪声鉴频鉴相器(PFD)、精密电荷泵(CP)和可编程反馈分频器(N)组成。将外部VCXO或VCO连接到CLK2和CLK2B引脚时，最高达1.6 GHz的PLL输出频率可以与输入参考REFIN同步。
时钟分配部分提供LVPECL输出和可编程为LVDS或CMOS的输出。每路输出都有一个可编程分频器，可以旁路该分频器或者设置最高32的整数分频比。
用户可以通过各分频器改变一路时钟输出相对于其它时钟输出的相位，这种相位选择功能可用于时序粗调。某些输出还提供可编程延迟特性，具有最长10 ns的用户可选满量程延迟值。该精调延迟模块通过一个5位字进行编程，提供32个可用的延迟时间供用户选择。
AD9510非常适合数据转换器时钟应用，利用亚皮秒抖动编码信号，可实现优质的转换器性能。
AD9510提供64引脚LFCSP封装，额定温度范围为-40°C至+85°C，可以采用3.3 V单电源供电。如果用户希望扩展外部VCO的电压范围，可以利用最高达5.5V的电荷泵电源VCP。
应用
- 低抖动、低相位噪声时钟分配
- 为高速ADC、DAC、DDS、DDC、DUC、MxFE™转换器提供时钟
- 无线基础设施收发器
- 高性能仪器仪表
- 宽带基础设施
- 低相位噪声锁相环内核
- 最高250 MHz的基准输入频率
- 可编程双模预分频器
- 可编程电荷泵(CP)电流
- 独立的CP电源(VCPS)可扩展调整范围
- 两路1.6 GHz差分时钟输入
- 8个可编程分频器，1至32整数分频比
- 用于输出到输出延迟粗调的相位选择
- 4路独立的1.2 GHz LVPECL输出
- 加性输出抖动：225 fs rms
- 4路独立的800 MHz低压差模信号
- (LVDS)或250 MHz互补金属氧化物半导体
- (CMOS)时钟输出
- 加性输出抖动：275 fs rms
- 2路LVDS/CMOS输出提供精密延迟调整功能
- 串行控制端口
- 节省空间的64引脚LFCSP封装
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