FS4054H 输入电压范围3.8V~6.8V 输入最大耐压28V 输入过压关闭充电阈值6.8V
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专题74ls161的分频器原理
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基于FPGA的CPLD半整数分频器设计方案
简要介绍了 CPLD/FPGA器件的特点和应用范围,并以分频比为2.5和15的分频器的设计为例,介绍了在 Maxplusll开发软件下,利用ⅤHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。该设计具有结构简单、实现方便、便于系统升级的特点。
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CPLD/FPGA的半整数分频器设计
简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5和1.5的分频器的设计为例，介绍了在MaxPlusII开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。该设计具有结构简单、实现方便、便于系统升级的特点。
10次下载 2021-03-16 0.41 MB -
使用74LS161设计数字时钟的原理图免费下载
本文档的主要内容详细介绍的是使用74LS161设计数字时钟的原理图免费下载。
42次下载 2019-06-05 0.02 MB -
74LS161A英文手册
These synchronous, presettable counters feature an internal carry look-ahead for application in high-speed counting designs. The LS161A and LS163A are 4-bit binary counters.The car
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音响分频器原理
音响分频器原理，感兴趣的可以看看。
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分频器设计讲解
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74LS161真值表
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74ls160/74ls161/74ls162/74ls163 datasheet
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74LS138与74LS161组成流水灯数电课程设计
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74LS138与74LS161组成流水灯数电课程设计
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采用74ls161和74ls00设计的四位数字钟
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74LS294 74LS292分频器
42次下载 2012-12-18 306KB -
基于可编程计数器74LS161的循环码计数器设计
基于探索MSI可编程同步二进制加法计数器74LS161改变应用方向进行功能扩展的目的，采用逻辑修改的方法给出了在二进制计数的基础上实现循环码计数的设计方法，即以74LS161已有的状态
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74LS161异步置零法构成任意进制计数器的Multisim仿真
介绍了集成4位二进制计数器 74LS161 异步置零法构成任意进制计数器的 Multisim 仿真方案，即以波形方式显示计数器的计数过程、过渡状态形成异步置零信号的过程，用四踪示波器以面板
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74LS161中文资料pdf
54161/741614 位二进制同步计数器（异步清除）简要说明：161 为可预置的 4 位二进制同步计数器，共有 54/74161 和 54/74LS161 两种线路结构型式，其主要电特性的典型值如下：
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