在 Cadence Virtuoso 中导入 CDL（Circuit Description Language）网表文件的详细步骤如下：

步骤 1：准备 CDL 文件

• 格式要求：确保 CDL 文件是纯文本格式（如 .cdl 或 .spi），且符合标准 SPICE 语法。
• 模块化设计：确认文件中包含子电路定义（如 SUBCKT）、器件连接关系及引脚定义。

步骤 2：启动 Virtuoso 并创建库

1. 打开终端，运行 virtuoso & 启动 Virtuoso。
2. 在 CIW（Command Interpreter Window） 中操作：
   • 新建库：
     File → New → Library
     输入库名（如 mycdl_lib），选择技术库（若无需工艺关联则选 Don't need a tech library）。
   • 映射工艺库（可选）：
     如果 CDL 中的器件需绑定物理工艺模型，选择对应的 PDK 技术库。

步骤 3：导入 CDL 文件

1. 打开导入工具：
   File → Import → CDL...
2. 配置参数：
   • Input File：浏览并选择你的 CDL 文件。
   • Output Library：选择刚创建的库（如 mycdl_lib）。
   • Netlisting Mode：根据需求选 Top Cell（顶层模块）或 Hierarchical（分层结构）。
   • 关键选项：
     • Ignore supply nets：勾选以忽略电源网络自动标记（如 VDD/GND）。
     • Case Sensitive：若 CDL 区分大小写则勾选。
     • Device Mapping：配置器件映射规则（见步骤 4）。
     • Overwrite：勾选以覆盖同名单元。

步骤 4：配置器件映射（Device Mapping）

1. 自动映射：
   点击 Auto Device Mapping，系统尝试自动匹配 CDL 器件名（如 NMOS）与 Virtuoso 模型（如 nch）。
2. 手动映射（若自动失败）：
   • 在 Map Devices 表格中：
     • CDL Device Name：输入 CDL 中的器件类型（如 PMOS）。
     • Virtuoso Device Name：指定 Virtuoso 模型名（如 pch）。
     • Pin Order：检查引脚顺序是否匹配（如 G/D/S/B 顺序）。

步骤 5：运行导入

1. 点击 OK 开始导入。
2. 查看日志：
   • 在 CIW 窗口检查导入日志，定位错误（如未定义器件、语法错误）。
3. 常见错误处理：
   • "Undefined subckt"：确保所有 SUBCKT 在 CDL 文件中定义。
   • Pin mismatch：在映射表中修正引脚顺序。
   • Model not found：确认 Virtuoso 库中已安装所需工艺模型（PDK）。

步骤 6：验证导入结果

1. 打开库管理器：
   Tools → Library Manager。
2. 查看单元：
   双击库名（如 mycdl_lib），检查模块和电路图是否生成。
3. 检查网表：
   • 打开 Schematic 视图，确认器件和连接正确。
   • 或使用 Tools → Simulation → Netlist 导出网表比对 CDL 内容。

注意事项

1. 版图关联（LVS）：
   若需做 LVS 验证，导入时需确保器件映射到工艺库中的物理模型。
2. 层次化处理：
   复杂设计建议分模块导入，避免顶层连接错误。
3. 路径权限：
   确保 Virtuoso 对 CDL 文件路径有读取权限。
4. 语法兼容性：
   删除 CDL 中的注释行或非标准语句（如 * COMMENT），避免解析失败。

遇到导入失败时，优先检查 CIW 日志 中的报错信息，通常可定位到具体行号或器件名。导入成功后，即可在 Virtuoso 中进行电路仿真、版图设计或 LVS 验证。