在 PADS 设计软件（包括 PADS Logic 和 PADS Layout）中，“排阻关联”通常指的是将原理图中代表排阻（电阻网络/电阻排）的单个元件符号（Part Type）正确地与其对应的、包含多个独立电阻单元的 PCB 封装（Decal）以及其内部的连接关系（Pin Mapping/Gate Swapping）关联起来的过程。

这个过程的核心目的是确保：

1. 逻辑正确性： 原理图上一个排阻符号上的多个引脚，代表了物理封装上独立的电阻单元。
2. 物理正确性： PCB 设计中放置的封装精确地反映了排阻的实际物理引脚布局。
3. 网络连接正确性： 原理图引脚上的网络名能准确无误地传递到 PCB 封装的对应引脚上，实现正确的电气连接。
4. 设计规则检查： 软件能基于正确的关联关系进行 DRC（设计规则检查）。

? 如何实现排阻关联（关键步骤）：

1. 创建元件类型（Part Type）：

   • 在 PADS Logic 的库管理器（Library Manager）中创建或编辑一个代表排阻的 Part Type。
   • 在 Gates 选项卡：这里定义排阻包含多少个独立的电阻单元。对于排阻，通常每个电阻单元被视为一个独立的“门”（Gate）。例如，一个 8 引脚 4 电阻的排阻（如 SIP4 或 SOIC-8 类型的），你会定义 4 个 Gate（A, B, C, D），每个 Gate 代表一个电阻。
   • 在 PCB Decals 选项卡：将之前创建好的、代表该排阻物理外形的 PCB 封装（Decal） 分配给这个 Part Type。例如 RES_ARRAY_SIP8 或 RES_ARRAY_SOIC8。

2. 创建 PCB 封装（Decal）：

   • 在 PADS Layout 的封装编辑器（Decal Editor）中创建物理封装。确保：
     • 引脚编号（Pin Numbers）与实际排阻器件一致（例如 Pin 1, 2, 3, ..., 8）。
     • 形状、尺寸、焊盘大小符合器件规格书。

3. 定义引脚映射（Pin Mapping / Signal Pins）： 这是关联的核心！

   • 回到 PADS Logic 的 Part Type 编辑器中，切换到 Signal Pins 选项卡（或类似名称，不同版本可能稍有差异）。
   • 关键： 在这里，你需要明确指定 Part Type 上的 Gate 和 Gate Pin（逻辑引脚） 对应于 PCB Decal 上的 具体物理引脚号。
   • 举例（SIP8 4电阻排阻）：
     • Gate A (代表电阻1):
       • Gate A, Pin 1 (逻辑引脚1) -> 映射到 PCB Pin 1 (电阻1的一端)
       • Gate A, Pin 2 (逻辑引脚2) -> 映射到 PCB Pin 2 (电阻1的另一端)
     • Gate B (代表电阻2):
       • Gate B, Pin 1 -> PCB Pin 3
       • Gate B, Pin 2 -> PCB Pin 4
     • Gate C (代表电阻3):
       • Gate C, Pin 1 -> PCB Pin 5
       • Gate C, Pin 2 -> PCB Pin 6
     • Gate D (代表电阻4):
       • Gate D, Pin 1 -> PCB Pin 7
       • Gate D, Pin 2 -> PCB Pin 8
   • 公共端处理： 如果排阻有公共端（如 Bussed Resistor Network），则多个 Gate Pin（通常是电阻的一端）会映射到同一个 PCB Pin（公共端引脚）。在设计 Part Type 的逻辑符号（CAE Decal）时，公共端通常会画成一个单独的引脚。

4. 创建/编辑 CAE 符号（可选但推荐）： 在 PADS Logic 中为这个排阻 Part Type 创建一个逻辑符号（CAE Decal）。这个符号应该清晰地显示出多个独立的电阻单元及其引脚编号（与你在 Signal Pins 里定义的 Gate Pin 匹配）。将创建好的 CAE Decal 分配给 Part Type。

5. 在原理图中放置并使用：

   • 在你自己的原理图库中找到这个定义好的排阻 Part Type。
   • 将其放置在原理图上。当你放置它时，软件会根据你在 Part Type 中定义的 Gate 数量，提示你放置多个“门”（即多个独立的电阻符号）。
   • 像连接普通分立电阻一样，将每个电阻单元（Gate）连接到相应的电路网络上。

6. 导入 Layout 和 ECO 同步：

   • 将原理图导入 PADS Layout（通常通过网表或 OLE 链接）。
   • 软件会根据 Part Type 中定义的 PCB Decal 名称和精确的 Pin Mapping 关系，在 PCB 上放置正确的物理封装。
   • 每个 PCB 封装的引脚会携带从原理图对应 Gate Pin 传递过来的网络名。
   • 使用 ECO 同步功能确保原理图和 PCB 之间的更改保持一致。

? 总结关键点：

• 排阻 ≠ 单个电阻： 在 PADS 库（Part Type）中，排阻被建模为一个包含多个“门”（Gate）的元件，每个门代表一个独立的电阻单元。
• 核心是 Pin Mapping： 在 Part Type 的 Signal Pins 设置中，明确无误地建立每个 Gate 的每个逻辑引脚（Gate Pin）到 PCB 封装物理引脚（Pin Number）的一一映射关系，是排阻正确关联并能在 PCB 上实现正确布线的根本所在。
• 逻辑符号反映结构： 一个好的 CAE 符号能直观显示内部电阻结构和引脚对应，方便原理图设计。
• 封装需精确： PCB Decal 必须准确反映排阻的实际物理尺寸和引脚排列。

✅ 按照以上步骤正确配置排阻的 Part Type（特别是 Gate 定义和 Pin Mapping），就能确保排阻在原理图和 PCB 之间正确关联，避免网络连接错误或无法布线的问题。?

希望这份中文详解能帮你顺利完成排阻设计！如果正在处理某个具体排阻型号（如SIP-8或SOIC-14），参照器件手册的引脚定义来配置映射关系是关键一步。