AD9361 是由 Analog Devices（亚德诺半导体）开发的一款高度集成、高性能的射频捷变收发器芯片。它的核心原理在于实现了软件定义无线电（SDR）的关键功能 -- 将模拟的射频信号与数字的基带信号之间的转换和处理高度集成在一块芯片内，并可通过软件灵活配置其工作参数。

以下是其核心工作原理的关键方面：

1. 软件定义无线电（SDR）的核心：

   • AD9361 的本质是一个 射频收发信机（Transceiver）。
   • 它取代了传统无线电设备中分离的、由多个芯片（如独立的 ADC、DAC、混频器、本振、滤波器等）构成的复杂前端模拟电路。
   • 通过软件配置其内部寄存器，可以动态地改变其工作频率、带宽、增益等关键参数，使其能够适应多种不同的无线通信标准和协议（如 2G/3G/4G LTE、WiFi、蓝牙、专有协议等），真正体现了 SDR 的“灵活可编程性”。

2. 核心功能模块： AD9361 集成了完整的接收（RX）链路和发射（TX）链路，以及一个高性能的频率合成器（本振 LO）：

   • 接收链路（RX Path）：

     • 低噪声放大器（LNA）： 接收来自天线的微弱射频信号并进行初步放大，同时自身引入的噪声极低（高灵敏度）。
     • 混频器（Mixer）： 利用本振（LO）产生的信号，将接收到的射频信号下变频到较低频率（通常是零中频或接近零中频）。
     • 可编程模拟滤波器： 对下变频后的信号进行滤波，去除带外干扰和镜像频率干扰。
     • 可变增益放大器（VGA）： 提供精细的增益控制（自动增益控制 AGC），以适应不同强度的输入信号，确保后续 ADC 工作在最佳动态范围。
     • 高速模数转换器（ADC）： 将模拟信号转换为高精度的数字信号（12位精度）。AD9361 的 ADC 采样率非常高（最高可达 61.44 MSPS）。
     • 数字处理（抽取滤波、数字下变频 - DDC）： 在数字域，信号会经过抽取滤波（降低数据率）和数字下变频（进一步将信号搬移到基带），最终输出较低数据率的复数（I/Q）基带信号。

   • 发射链路（TX Path）：

     • 数字处理（插值滤波、数字上变频 - DUC）： 输入的复数（I/Q）基带数字信号首先进行插值滤波（提高数据率）和数字上变频（将基带信号搬移到目标中频频率）。
     • 高速数模转换器（DAC）： 将数字信号转换回模拟信号（12位精度）。
     • 可编程模拟滤波器（重建滤波器）： 滤除 DAC 输出产生的高频镜像噪声，平滑信号波形。
     • 混频器（Mixer）： 利用本振（LO）产生的信号，将滤波后的模拟信号上变频到目标射频频率。
     • 可变增益放大器（VGA）/ 驱动放大器： 提供发射信号的增益控制（功率控制），并将信号放大到足够驱动外部功率放大器（PA）的强度。
     • 功率放大器驱动器（Driver Amp）： 进一步放大信号以驱动外部 PA。

   • 频率合成器（Frequency Synthesizer / Local Oscillator - LO）：

     • 核心锁相环（PLL）： 包含压控振荡器（VCO）、鉴相器（PD）、环路滤波器（Loop Filter）、分频器等关键部件。
     • 小数分频技术： AD9361 使用了高性能的小数分频锁相环（Fractional-N PLL）技术。这使得它的本振频率可以以极高的分辨率（< 1 Hz）在非常宽的频率范围内（70 MHz ~ 6.0 GHz）连续可调，这是实现其“射频捷变”能力的关键。其频率切换速度也非常快。
     • 正交信号生成： LO 还必须为接收和发射混频器提供精确的相位差为 90 度的两路本振信号（I 路和 Q 路），以实现正交调制和解调（零中频架构的关键）。

3. 关键架构特点：

   • 直接变频（零中频 - Zero-IF）/ 低中频架构：
     • AD9361 主要采用直接变频架构（尤其是针对其覆盖的主要频段）。这意味着在下变频时，射频信号直接被混频到基带（0 Hz 附近）。
     • 优势：省去了昂贵复杂的中频（IF）滤波器和额外的IF处理环节，大大简化了外部电路设计，降低了成本和尺寸。
     • 挑战：零中频架构容易受到直流偏移（DC Offset）和 IQ 不平衡（IQ Imbalance）的影响。AD9361 内部集成了强大的校准电路来自动补偿这些效应（直流偏移校正 DCXO、正交误差校正 QEC），以确保高性能。
   • 高集成度：
     • 包含完整的双通道 RX（支持 MIMO）、双通道 TX（支持 MIMO）、LO 生成、时钟管理、串行接口控制、电源管理等。
     • 极大地减少了外部元器件数量（BOM）。
   • 宽频带覆盖： 支持的 RF 频率范围非常宽（70 MHz 至 6.0 GHz），瞬时带宽也很宽（高达 56 MHz）。
   • 高性能： 提供高动态范围（高 SNR、低噪声系数 NF）、高线性度（高 IIP3）、高采样率和分辨率（12-bit ADC/DAC）。

4. 校准机制：

   • AD9361 内部包含复杂的后台校准系统和前台校准程序（通常通过软件 API 触发）。
   • 主要校准类型：
     • 滤波器调谐： 精确校准模拟滤波器中心频率。
     • 正交误差校正（QEC）： 补偿 LO 信号正交相位不平衡和 RX/TX 混频器增益不平衡。
     • 直流偏移校正（DCXO）： 消除零中频架构固有的直流偏移。
     • 接收路径增益校准： 确保各增益级的精度。
     • 发射路径 LO 泄漏校正： 抑制 TX 输出中残留的本振泄漏。
   • 目的： 保证器件在各种工作频率、带宽和温度条件下的高性能和稳定性，弥补模拟电路固有的不完美性。

5. 接口与控制：

   • 数字接口：
     • 数据接口： 通常使用高速 LVDS（低压差分信号）或 CMOS 接口传输 RX 数字基带数据（IQ 数据）和接收 TX 数字基带数据（IQ 数据）。数据速率非常高。
     • 控制接口： 标准的四线 SPI（串行外设接口）用于配置芯片内部大量的寄存器，设置工作频率、带宽、增益模式、滤波器系数、触发校准等所有参数。
   • 时钟：
     • 需要非常稳定和低抖动的参考时钟输入（通常来自外部晶体振荡器或恒温晶振 OCXO/温补晶振 TCXO），作为整个系统时钟和 PLL 的基准。
     • 内部包含时钟分配和产生电路（如产生 ADC/DAC 所需的高速采样时钟）。

总结:

AD9361 的原理是将传统复杂的射频收发器硬件功能（低噪放、混频器、滤波器、增益控制、ADC/DAC、频率合成器等）高度集成在一块芯片内，采用先进的直接变频/低中频架构，利用高性能的锁相环实现宽范围、高精度的频率捷变，并通过强大的数字信号处理功能和精密的内部校准机制，确保在各种配置下都能达到优异的性能指标。其核心价值在于通过 软件配置 实现 单芯片支持多频段、多带宽、多协议，极大地简化了 SDR 系统的设计和实现，降低了成本和尺寸。它是现代无线通信系统（尤其是基站、测试设备、军用无线电、物联网网关等）前端的关键器件。