STM32 ADC 的时钟频率（ADCCLK）和采样率是配置模数转换的关键参数，具体如下：

1. ADC 时钟源与分频

• 时钟源：不同系列的 STM32 ADC 时钟源可能不同：
  • STM32F1/F3：来自 APB2 总线时钟（PCLK2），通过分频器配置。
  • STM32F4/H7：可能使用独立时钟源（如专用 ADC 时钟或 PLL 输出）。
• 最大 ADCCLK：
  • F1 系列：最大 14 MHz。
  • F4 系列：通常支持 30-36 MHz（具体取决于型号）。
  • 需查阅数据手册确认具体型号的限制。

2. 采样率计算

ADC 的采样率由 总转换时间 决定，公式为：
采样率 = 1 / 总转换时间
其中，总转换时间 =（采样时间 + 转换周期） × ADCCLK 周期

• 采样时间：通过寄存器配置（如 STM32F1 支持 1.5~239.5 个 ADCCLK 周期）。
• 转换周期：固定为 12.5 个 ADCCLK 周期（STM32F1/F4 均为 12.5）。

示例：

• ADCCLK = 12 MHz → 周期 = 83.3 ns
• 采样时间 = 13.5 周期，总转换时间 = (13.5 + 12.5) × 83.3 ns ≈ 2166 ns
• 采样率 ≈ 1 / 2166 ns ≈ 461.9 kHz（理论最大值）。

3. 多 ADC 模式（提高效率）

• 交替模式：双 ADC 交替采样，可提升有效采样率。
• 双重模式：同步采样不同通道，适用于多信号采集。

4. 实际限制因素

• DMA/中断延迟：高采样率需配合 DMA 避免数据丢失。
• 电源噪声：高 ADCCLK 可能引入噪声，需优化 PCB 布局。
• 输入阻抗：信号源阻抗过高会延长采样时间，降低实际采样率。

5. 配置步骤

1. 在数据手册中确认 最大 ADCCLK。
2. 配置 ADC 时钟分频（如 RCC_CFGR 寄存器）。
3. 设置通道的 采样时间（如 SMPR 寄存器）。
4. 启用 DMA/中断处理数据。

关键点总结

• ADCCLK 需小于芯片允许的最大值（如 F1 的 14 MHz）。
• 采样率 取决于 ADCCLK 和总转换周期。
• 实际应用中需平衡速度与精度，避免信号失真。

建议参考对应型号的《参考手册》和《数据手册》获取精确参数。