在PCB设计中，差分信号走线是通过两根等长、等宽、紧密平行且间距恒定的导线传输相位相反的信号。其核心目的是利用信号间的差值抑制共模噪声，提升抗干扰能力和信号完整性。以下是关键设计要点和注意事项：

核心规则

1. 等长匹配

   • 两根线长度误差建议 ≤5mil（0.127mm），高速信号（如USB3.0、PCIe）需 ≤2mil（0.05mm）。
   • 蛇形线补偿：通过绕线调整长度，避免锐角（建议45°或圆弧走线）。

2. 等间距设计

   • 线间间距全程保持恒定（如5mil），避免因间距突变导致阻抗不连续。

3. 阻抗控制

   • 标准差分阻抗值（如USB：90Ω，HDMI：100Ω）。
   • 使用阻抗计算工具（如SI9000）结合叠层参数调整线宽/间距。

4. 紧密耦合

   • 优先选择同层相邻走线，避免分层走线导致耦合减弱（若需换层，两线必须成对且同步打孔）。

优化技巧

• 过孔处理

  • 换层时成对添加地孔（每个过孔旁加GND回流孔），减少回流路径突变。
  • 过孔数量≤2对（高速信号优先≤1对）。

• 避免干扰

  • 3W原则：差分对与其他信号间距≥3倍线宽。
  • 20H原则：电源层内缩地层20倍层间距，减少边缘辐射。

• 参考平面

  • 下方保持完整地平面，避免跨越平面分割区；若无法避免，两侧跨接电容（如0.1μF）。

实际案例配置

常见错误

1. 忽略参考层：跨分割区导致阻抗跳变（信号完整性问题）。
2. 蛇形线间距过近：绕线区线距缩小引发串扰（建议间距≥2倍线宽）。
3. 端接电阻未靠近接收端：电阻距离IC引脚应≤500mil。

设计验证工具

• 仿真软件：ADS、HyperLynx 分析阻抗和信号质量。
• TDR测量：实测阻抗连续性（误差±10%以内）。

严格遵循差分走线规则可显著降低EMI、提升传输速率（如10Gbps以上），是高速PCB设计的基石。