pcb怎么走差分线

在 PCB（Printed Circuit Board，印刷电路板）设计中，为差分信号对（如 USB D+/D-、HDMI、LVDS、以太网 TX/RX 对、差分时钟等）进行布线（走线）需要遵循特定的原则，以保证信号的完整性、抑制共模噪声并实现阻抗控制。以下是走差分线的主要步骤和关键点：

? 1. 正确设置设计规则 (Design Rule Setup):

定义差分对： 在 PCB 设计软件（如 Altium Designer, Cadence Allegro, KiCad, PADS）中，首先需要将构成差分对的两个网络（Net）正式定义为一个差分对对象。这样软件才能识别它们是一对，并提供专门的布线工具和规则检查。
设置差分线规则：
- 目标阻抗 (Target Impedance)： 最关键❗的设置。根据信号标准和叠层结构，计算并设定所需的差分阻抗（通常为 90Ω, 100Ω, 或 120Ω）。这决定了线宽 (W) 和线间距 (S) 的组合。
- 线宽 (Trace Width)： 通常两线宽度相同。
- 线间距 (Trace Spacing)： 指差分对内两条线边缘到边缘的距离。保持沿整个路径间距 尽可能恒定 是阻抗控制的关键。
- 布线宽度 (Routing Width)： 可以单独设置或继承自线宽规则。
- 间距规则 (Clearance)： 设置差分线对与其他网络（信号、地、电源）之间的最小安全距离。通常与其他高速信号或敏感模拟信号的间距要更大（如 3W 或以上）。
- 长度匹配公差 (Length Matching/Matching Tolerance)： 设定两条差分线之间的 最大允许长度差 (Length Mismatch)。长度差直接导致相位差（偏斜，Skew），高速信号下需要严格控制（例如 ±5mil, ±10mil, 或更小）。设置这个规则后，软件会在布线时或布线后进行长度检查和补偿提示。

? 2. 布局考虑 (Placement Consideration):

成对靠近放置： 驱动端（如芯片引脚）和接收端的位置应尽量靠近，缩短信号路径。放置元器件时，确保差分对在源头（驱动器）和终点（接收器）就很接近，避免源头就产生不必要的初始间距。

? 3. 差分布线核心原则 (Core Routing Principles):

等长 (Length Matching) 是灵魂❗：
- 优先保证长度匹配！ 在满足阻抗控制的前提下，确保差分对中两条线的物理长度尽可能相等。
- 如果需要补偿长度差，在布线中段或接收端附近添加蛇形线 (Serpentine/Trombone)。
- 补偿方法：
  - 内圈补偿 (Inner Offset)： 在差分对内侧走蛇形线（推荐，更紧凑，对外部影响小）。
  - 外圈补偿 (Outer Offset)： 在差分对外侧走蛇形线（空间要求更大）。
  - 避免： 在源端或靠近关键信号路径（如匹配电阻附近）做大的补偿；使用急转弯、锐角或小半径弧线做蛇形。
等距 (Constant Spacing) 是基础❗：
- 整个布线路径上，两条差分线之间的间距 (S) 必须保持高度一致。 间距的波动会引起差分阻抗的波动，导致信号反射和失真。
- 使用软件的差分对布线模式 (Differential Pair Routing Mode)。这种模式下，布一条线时，软件会自动按规则间距拉出另一条平行的线。
- 避免为了绕过障碍物而随意拉开或拉近间距。万不得已需要变化时，变化区域应尽量短，且变化的梯度要缓，阻抗变化越小越好。
平行紧耦合 (Parallel & Tightly Coupled)：
- 两条线尽可能严格平行 行走。
- 紧耦合： 在满足阻抗控制的前提下，尽量使用设计规则允许的最小安全间距 (S)。紧耦合能提高对外部噪声的共模抑制能力 (Common Mode Rejection)。但需注意制造工艺限制的最小间距要求。
优先同层布线 (Same Layer Preferred)：
- 尽量在同一信号层完成整个差分对的布线。这是保证阻抗连续性和耦合性最优的方式。
- 如需换层：
  - 成对同时换层： 两条线在同一位置或极其接近的位置打孔换层。
  - 伴随 GND 过孔： 在差分对换层的过孔附近，紧邻着放置多个（至少一对）地过孔 (Ground Via)，为返回电流提供低阻抗路径。这就是所谓的 “过孔伴地”。
谨慎使用过孔 (Via Usage with Caution)：
- 过孔会产生阻抗不连续点 (Stub) 和寄生电容电感，影响信号质量。尽量减少差分对路径上的过孔数量。不可避免时：
  - 使用 小尺寸过孔 （减小寄生电容）。
  - 对于超高速信号，考虑使用 背钻 (Back Drilling) 去除过孔未连接部分的铜柱（Stub），但这会增加成本。
  - 同样遵循“成对一起打孔”和“过孔伴地”原则。过孔位置靠近，且地孔也要靠近。
避免分支和残段 (Stubs)： 差分路径上不能有任何分支（如 T 形分支），所有连接点必须在路径的端点。否则会产生信号反射点。
平滑路径 (Smooth Corners)： 使用 45° 斜角 或 弧线 (Arc) 转弯。避免 90° 直角转弯，这会引起阻抗突变和反射，并可能增加辐射。弧线在高频下通常是最优的。
一致的参考平面 (Continuous Reference Plane):
- 差分线需要有 完整、无分割、连续的参考平面 （通常是地平面 GND Plane，有时是电源平面 Power Plane）。
- 禁止跨分割： 差分线绝对不要跨越参考平面上的分割间隙（如电源分割槽）。如果必须跨，需要在跨分割处紧邻差分线放置去耦电容（跨接在分割平面之间），但这会损害信号完整性，应尽力避免。参考平面的不连续性是信号完整性的重大杀手。
- 换层时，新层的参考平面类型应尽量一致（都参考 GND 或都参考相同电压的电源平面），否则需要处理参考平面转换的问题。
与其他信号保持距离 (Keep Away from Other Signals):
- 差分线与其他信号线（特别是其他高速差分对、时钟线等）之间要保持足够的距离（至少遵循 3W 规则或设计规则中的间距要求），以减少串扰 (Crosstalk)。
- 避免差分线在敏感模拟电路、晶体振荡器、电源模块等附近长距离平行走线。

? 4. 利用工具辅助 (Utilizing CAD Tools):

差分对定义和规则驱动布线： 充分利用软件的差分对识别和专用布线功能。它们能实时显示长度差、强制间距和宽度等。
实时差分阻抗计算器： 使用集成或独立的阻抗计算工具（如 Si9000，Polar Si8000/Si9000，ADS, Ansys SIwave 等），根据实际的 PCB 叠层结构（材料厚度、介电常数）计算差分线宽 (W) 和间距 (S)，并在设计初期验证。
长度匹配工具： 软件通常有内置或插件工具，方便进行精确的蛇形绕线以实现长度匹配。
设计规则检查 (DRC)： 在完成布线后或设计过程中，运行 DRC 检查差分线间距、长度匹配、线宽等是否符合规则设置。

? 5. 检查与仿真 (Verification & Simulation):

物理检查： 目视或在软件中仔细检查：长度匹配符合公差吗？间距是否恒定？是否有跨分割？转弯是否平滑？蛇形线是否合理？过孔位置是否成对并伴地？有无分支？
信号完整性仿真 (SI Simulation)： 对于非常高速（如 PCIe Gen4/5, 10G+ 以太网）或关键信号，强烈建议进行信号完整性仿真。仿真工具（如 HyperLynx, ADS, CST, HFSS 等）可以分析：
- 差分阻抗连续性。
- 插入损耗 (Insertion Loss) 和回波损耗 (Return Loss)。
- 信号在接收端的眼图 (Eye Diagram) 质量（眼高、眼宽、抖动）。
- 串扰影响。
- 根据仿真结果优化布线或叠层设计。

总结关键口诀：