在 PCB 设计中，阻抗匹配是指调整信号的传输线特性（主要是宽度、间距、介质层厚度、铜厚和板材介电常数），使其特征阻抗等于信号源阻抗和负载阻抗（通常都是 50Ω 或其他标准值如 75Ω、90Ω、100Ω）。目的是最大化功率传输并最小化信号反射，尤其是在高频/高速信号传输中。

以下是 PCB 阻抗匹配的关键步骤和要点：

1. 理解为何需要阻抗匹配（核心目的）：

   • 防止信号反射： 当信号沿着传输线传播时，如果遇到阻抗突变点（阻抗不连续），部分信号能量会被反射回源头。在高速数字电路中（如 DDR、USB、PCIe、HDMI）或射频/微波电路中，这种反射会导致：
     • 信号失真、过冲/下冲（信号电压过高或过低）
     • 时序偏移（眼图变差）
     • 信号完整性问题（逻辑误判）
     • 额外的噪声和功耗
     • 严重的误码率升高。

2. 确定目标特征阻抗：

   • 常用标准值：
     • 单端信号线 (Single-Ended)： 最常见的标准值是 50Ω（例如时钟线、一般高速逻辑信号、射频线）。
     • 差分信号对 (Differential Pair)：
       • USB 2.0/3.x： 90Ω ±10%
       • Ethernet (10/100/1000 Base-T, SGMII)： 100Ω ±10%
       • HDMI/DVI： 100Ω ±15%
       • PCI Express、SATA： 85Ω 或 100Ω（具体看版本，有明确规范）
       • DDR (SDRAM)： 通常单端 40-60Ω，差分可能需要计算或参考规范。
   • 依据来源： 务必查阅 芯片(IC)的数据手册 (Datasheet)、接口协议规范 (如 USB-IF, PCI-SIG) 或 客户提供的设计规范，确定目标阻抗值及其容差（例如 50Ω ±10%）。

3. 计算传输线特征阻抗：

   • 主要影响因素：
     • W：走线宽度（最重要的可调参数）
     • T：走线铜厚（一般为成品铜厚，如 1oz=1.4mil, 0.5oz=0.7mil）
     • H：走线到相邻参考平面的高度（介质厚度）
     • εr：PCB基板材料的介电常数(Relative Permittivity)（常见 FR4 约为 4.2-4.5，高频材料如 Rogers 则更稳定）
     • 单端微带线 (Microstrip)：
       • 走线位于外层，下方有一个完整参考平面（通常是 GND 或 Power）。
     • 单端带状线 (Stripline)：
       • 走线位于内层，上方和下方各有一个完整的参考平面（通常是 GND）。
     • 差分微带线 (Edge-Coupled Microstrip)：
       • 两条外层差分走线相邻，下方有一个参考平面。
     • 差分带状线 (Edge-Coupled Stripline / Broadside-Coupled Stripline)：
       • 两条内层差分走线相邻，上下方有参考平面。
       • 边沿耦合 (Edge-Coupled)：走线位于同一层。
       • 宽边耦合 (Broadside-Coupled)：走线位于相邻两层，上下对齐（较少见）。
   • 使用阻抗计算工具：
     • 专用软件： Polar SI9000（业界最常用）、Polar SI8000、Keysight ADS、Altair HyperLynx、Ansys SIwave 等。
     • 在线计算器： 网上可找到一些基础计算器（需注意准确性和局限性）。
     • 板厂推荐： PCB 制造商通常有自己的计算工具和经验建议。
     • 输入参数： 在工具中选择正确的传输线模型（微带？带状线？差分？），输入W, T, H, εr，以及差分线还需要的 S（线间距）、H1（上层介质厚度）等。
     • 输出结果： 工具会计算出特征阻抗Z0（单端）或差分阻抗Zdiff及奇模阻抗Zodd（差分）。

4. 通过 PCB 层叠设计 (Stack-up) 和布线实现阻抗匹配：

   • 精心设计叠层： 在 PCB 设计初期就要规划好层叠结构。需要决定：
     • 各层的厚度(H)（核心层/半固化片）。
     • 使用的板材类型（FR4 或高频板材）及其介电常数（εr）。
     • 铜厚(T)。
     • 关键信号层（含阻抗控制层）的位置（靠近参考平面）。
   • 依据计算结果布线：
     • 调整走线宽度 (W)： 这是调整阻抗最直接、最有效的方法。加宽走线降低阻抗（Z0 ≈ 90/SQRT(εr) * (H/W)），收窄走线增加阻抗。工具中尝试不同W值，使计算出的阻抗接近目标值。
     • 保持均匀： 控制阻抗的走线（阻抗控制线）必须全程宽度（W）和介质厚度（H）保持一致。
     • 控制与参考平面的距离： 介质厚度H是稳定阻抗的关键。
     • 差分线间距 (S)： 调整差分对两线之间的边缘间距S。减小S增加耦合，从而降低差分阻抗（通常）。
     • 铜厚 (T)： 在设计阶段选择铜厚（如 1oz, 0.5oz）。
     • 避免参考平面间隙/开槽： 走线下方/上方必须全程有完整的参考平面（GND 最优），避免跨分割（Split Plane）或参考平面开槽。如果需要换层，必须在信号换层孔（Via）旁打足够多的接地孔（GDG Vias）给返回电流提供低感抗回流路径。
     • 圆弧或 45° 走线优先： 避免 90° 直角走线（有效宽度变宽增加电容，造成阻抗不连续），推荐用圆弧或两个 45° 拐角。高频电路中更为重要。
     • 减少过孔数量： 过孔带来很大的阻抗突变（容性），是主要的不连续点。高速信号尽量减少换层次数。如需换层，优化过孔结构（背钻 Stub、小孔、合理反焊盘 Anti-pad）。
   • 与板厂沟通并确认：
     • 在 PCB 设计文件中 明确标注 哪些网络需要进行阻抗控制（用 Net Class 标注走线、标注目标阻抗值、线宽线距）。
     • 在制板要求 (Fab Notes/Stack-up) 中提供 详细的叠层结构、板材类型(介电常数需指明是标称值还是要求板厂实测并反馈)、目标阻抗值及容差（如：50Ω ±10%）。
     • 要求板厂确认：负责任的板厂会根据你提供的叠层、基材和你标注的线宽，用其工厂的实际材料和参数进行阻抗仿真计算。如果仿真结果超出容差，板厂会告知你需要调整线宽或协商调整叠层。

常见错误和注意事项：

• 忽略叠层关键性： 没有在项目早期设计好并锁定叠层结构，导致后期无法实现阻抗匹配或返工。
• 参数估计错误： 介质厚度H或介电常数εr取值与实际不符（特别是 FR4 的εr会随频率、批次变化）。建议让板厂根据其具体材料型号提供参数。
• 参考平面不一致： 高速信号走线上没有完整参考平面（尤其是信号换层或经过电源平面区域而未做处理时）。
• 差分线间距不当： 差分对间距变化或间距过大（耦合过弱）/过小（易受加工误差影响，干扰其他信号）。
• 忽视过孔效应： 对过孔引起的阻抗不连续处理不当。
• 未和板厂沟通/确认： 设计完成就投板，没有要求板厂做阻抗计算和确认，或者板厂按默认叠层生产导致不匹配。
• 混合使用不同传输线模型： 如内层信号应视为带状线，外层视为微带线，模型选择错误导致计算偏差。
• 高速信号参考电源平面： 应尽量避免高速信号参考动态范围大的电源平面（如主处理器核心电压），不稳定电源噪声会耦合到信号上。参考 GND 平面最佳。如必须参考电源平面，需在旁边很近的地方放置去耦电容或确保电源平面足够稳定。

总结为设计流程：

1. 确定目标阻抗 (查芯片手册或规范)。
2. 设计 PCB 层叠结构 (定义介质厚度 H、板材 εr、铜厚 T）。
3. 使用阻抗计算工具 (如 SI9000)，选择合适的传输线模型。
4. 根据计算结果调整关键参数（主要是线宽 W 和差分间距 S），使计算阻抗等于目标阻抗。
5. 在 PCB 布线时：
   • 保持阻抗线宽、介质厚度全程均匀。
   • 全程保持完整参考平面（通常是 GND），避免跨分割。
   • 少打过孔，优化过孔设计。
   • 避免 90° 角。
   • 差分对保持间距均匀、对称。
6. 在制板文件中清晰标注阻抗要求 (线宽、间距、层、阻抗值、容差)。
7. 与 PCB 板厂沟通，提供叠层和材料信息，要求其进行阻抗仿真确认或调整生产参数。
8. （必要时） 生产后进行 TDR 测试验证实际阻抗值。

阻抗匹配是现代高速数字 PCB 设计的核心要求之一，成功的关键在于早期规划、准确计算、严格执行布线规则以及充分与板厂协作。