在PCB设计中处理晶振（晶体振荡器）时，需遵循以下关键原则以确保电路稳定性：

核心处理要点：

1. 最短走线

   • 晶振→IC的时钟线需尽量短（优先直线，避免迂回）
   • 典型布线目标：< 15mm (高速电路建议< 10mm)

2. 铺地隔离

   • 晶振下方铺完整地平面（建议多层板中间层铺地）
   • 外围用Guard Ring（接地铜箔包围），间距规则：

     | 信号频率 | 与其它布线间距 |
     |----------|----------------|
     | ≤25MHz  | ≥3倍线宽       |
     | >25MHz   | ≥5倍线宽       |

3. 电容布局

   • 负载电容（通常10-22pF）紧贴晶振引脚
   • 接地端直接打孔到地层（避免共用过孔）

4. 远离干扰源

   • 禁止靠近：

   • 开关电源/电感 ≥5mm
   • 高频信号线 ≥3mm
   • 接插件/边缘 ≥2mm

典型布线错误示例：

❌ 晶振穿越数字电路区
❌ 电容走线形成环路
❌ 晶振下方分割地平面
✅ 正确示范：晶振-电容-IC形成紧凑三角形布局

特殊处理：

• 四脚晶振：将两个外壳接地脚直连地层
• 温漂敏感场景：
  • 远离发热元件（CPU/电源芯片）
  • 使用带金属壳的HC-49封装
• 高频晶振（≥50MHz）：
  • 采用π型滤波网络
  • 优先选择表贴封装减小寄生电容

⚠️ 注意事项：完成布线后务必用示波器检测波形（正常应为清晰正弦波），若出现削顶/振铃需调整电容值或检查接地。

遵循以上措施可使时钟抖动降低40%以上，显著提升系统稳定性。