pcb要求做阻抗匹配

好的，当PCB设计要求进行阻抗匹配时，通常意味着以下关键点（要求）：

目标阻抗值的定义：
- 设计要求中必须明确规定特定关键信号走线（或信号对）所需达到的目标阻抗值。例如：
  - 单端阻抗：50 Ω （常用于时钟、高速数字信号）
  - 差分阻抗：90 Ω 或 100 Ω （常见于USB 2.0/3.x， HDMI, PCIe, 以太网PHY等）
  - 差分阻抗：85 Ω （常见于SATA, DisplayPort等）
- 这个值通常是根据所使用的芯片接口标准、信号完整性分析、协议规范或系统设计需求确定的。
受控阻抗走线的指定：
- 需要清晰标识哪些走线网络（或哪些网络类别）必须进行阻抗控制。例如：“所有USB 2.0 D+, D- 差分对需做90Ω差分阻抗控制。”
PCB叠层结构设计：
- 必须提供完整且精确的叠层结构（Stackup），包括：
  - 所有铜层（信号层、电源层、地层）的厚度和位置。
  - 各层间使用的介质材料（FR4, Rogers等） 及其介电常数（Dk/Er）。注：Er值会随频率变化，重要设计中需了解所用材料在目标频率下的值，或要求制造商提供测试数据。
  - 各层间介质层（Prepreg/Core）的厚度。这是影响阻抗最敏感的因素之一。
  - 所有铜层的铜箔厚度（如1oz, 1/2oz）。
走线几何参数控制：
- 明确阻抗控制走线所需的关键几何参数，这些参数需要根据目标阻抗、叠层结构和材料计算得出，并在设计中严格执行：
  - 线宽 (Width)： 目标阻抗的主要决定因素。
  - 到参考平面高度 (Height, H)： 即介质厚度。通常由叠层决定，但需在设计层压图中明确定义。
  - 线间距 (Spacing)： 对于差分对，差分线之间的间距对差分阻抗影响巨大。
  - 走线到铜边缘的距离 (e.g., Coplanar spacing)： 对于共面波导结构或存在相邻铜皮的情况。
  - 铜厚 (T)： 1 oz (约1.4 mil)， 1/2 oz (约0.7 mil) 等。
参考平面的完整性：
- 阻抗控制走线下方（或上方）必须有完整、连续的参考平面（通常是地层或电源层）。
- 要求：
  - 避免阻抗线下方参考平面出现大的开口或分割槽。
  - 参考平面上的开孔（如过孔）应尽量远离关键高速走线。
  - 参考平面需要提供低阻抗的返回路径。
过孔和连接器的影响：
- 认识到过孔、连接器焊盘会引入阻抗不连续性。
- 要求：
  - 尽量减少过孔数量，尤其是高速信号线上。
  - 对于关键信号，使用背钻 (Backdrill) 去除多余过孔残桩以减轻阻抗突变。
  - 对于极高频率（如数十GHz），可能需要特殊设计的过孔结构（如接地屏蔽孔）。
  - 选择合适的高速连接器，并注意其在PCB端的阻抗设计。
制造公差要求：
- 明确规定阻抗控制所能接受的制造公差范围。常见的公差要求是 ±10%（如100Ω差分对，要求实测90Ω - 110Ω）或更严格的 ±5%（更高要求的应用）。
- 这个公差需要在设计规则中对线宽、线距以及层压厚度的公差进行约束。
设计验证与制造沟通：
- 使用工具仿真： 要求设计工程师使用阻抗计算器（如Polar SI9000）或SI仿真软件（如HyperLynx, ADS, Ansys）预先计算走线参数以实现目标阻抗，并仿真验证。
- 阻抗控制要求文档： 在制板说明文件（如Gerber附带的ReadMe，特定阻抗控制表）中清晰地列出所有要求：
  - 网络名称/编号。
  - 目标阻抗值 (单端或差分)。
  - 要求的公差 (如 ±10%)。
  - 用于控制的层对。
- 与制造商沟通： 提供设计的叠层结构和阻抗要求后，必须与PCB制造商确认他们的工艺能力是否能达到，以及他们的参数选择建议（因为他们使用的实际材料和工艺参数可能与你的设计有细微差别，他们会进行最终计算和调整）。要求制造商提供阻抗测试报告 (Impedance Test Report)。