dvi pcb 布线

好的，针对DVI接口在PCB上的布线，以下是关键点与建议（用中文）：

核心原则：高速差分信号传输的信号完整性 (SI) DVI传输的是高速数字视频信号（TMDS差分信号），布线不当会导致信号质量下降（如反射、串扰、抖动），引起屏幕闪烁、图像噪声、色彩错误甚至无显示。

关键布线要点

使用差分对布线：
- DVI的信号线（TMDS Data0+/-, Data1+/-, Data2+/-, Clock+/-）都是差分对（两两一组）。必须将它们作为差分对进行布线。
- 使用PCB设计软件中的差分对布线工具（如Altium Designer的“Differential Pair Routing”， KiCad的“Router -> Interactive Differential Pair...”）来同时布这两条线，确保物理上的紧密耦合。
控制差分阻抗：
- 对于单链路 DVI-D：目标阻抗是 100Ω ±10% (差分对之间的阻抗)。
- 对于双链路 DVI-D：同样是100Ω。
- 这需要在PCB叠层设计时就考虑，选择合适的线宽（W）、线与参考平面的间距（H） 以及介电常数（Er）来计算。通常需要与PCB板厂沟通，提供他们的阻抗控制能力。
- 务必告知板厂你需要控制 DVI 差分线的阻抗（100Ω ±10%），他们会在生产时进行控制调整。
保持差分对内等长：
- 差分对内的 P+ 和 P- 两条线必须等长。允许的长度失配通常非常小，一般建议 < 5 mils (0.127mm)。高速/严格场合要求更小（如 < 2 mils）。
- PCB设计软件通常能实时显示长度差异。通过在布线时或布完后添加微小的蛇形走线来补偿较短的线。
- 禁止为了等长而绕大圈，应在靠近信号源端或差分对之间进行少量绕线补偿。
控制差分对间的间距和长度匹配：
- 差分对间距： 相邻差分对之间（如Data0对和Data1对）要保持足够的间距（至少 ≥ 3倍线宽，或遵循“3H规则”，即3倍信号到参考平面距离，建议 >15mils / 0.38mm）。减小对间串扰是关键。避免平行走线过长。
- 差分对间长度匹配： 虽然不像对内等长那么严格，但为了减少像素偏移，不同数据对（Data0, Data1, Data2）之间以及它们与时钟对之间也应尽量控制长度匹配（建议误差在 ±50 mils / 1.27mm 以内，越短越好）。这有助于时钟和数据到达时间的一致。
参考平面连续性：
- 差分线下方必须有一个完整、无分割的参考平面（通常是GND平面），这是控制阻抗和提供信号回流路径的基础。绝对避免在差分线下方的参考层走线或者有大的开槽/分割。
- 如果必须换层（不推荐，尽量避免），每对差分对换层点附近必须放置GND过孔（Stitching Via），为其提供紧邻的回流通路。通常需要在换层处对称地放置两个GND过孔，分别靠近差分对的P+和P-过孔。
避免使用过孔（Vias）：
- 过孔会产生阻抗不连续点、感抗和容抗，影响信号质量。尽可能避免对差分线打过孔。如果必须使用过孔：
  - 优先选用小尺寸（如8/18mil）过孔。
  - 打过孔时要对称，P+和P-的过孔位置尽量贴近对称放置（如果软件支持打盘孔最好）。严禁只打一个过孔连通差分对两条线！
  - 严格控制过孔数量（最好0个，最多1-2个，越少越好）。
短而直接的布线：
- 差分线应尽可能短而直。避免不必要的拐弯，必须拐弯时用45°角或圆弧，避免90°直角（会产生阻抗突变和EMI）。
时钟线（TMDS CLK+/-）的特殊处理：
- 时钟差分对是最重要的信号！ 时钟信号的抖动直接影响数据采样的准确性。
- 对待时钟差分对应比数据差分对更严格：
  - 长度误差控制建议≤ 2 mils。
  - 尽可能走最短路径。
  - 与邻近信号保持更大间距。
  - 绝对避免干扰源靠近时钟线。
DDC（I²C）和HPD线：
- DDC_CLK (I2C_SCL), DDC_DATA (I2C_SDA), HPD (Hot Plug Detect) 相对低速（<100kHz），要求低很多。
- 通常加上 1.5KΩ - 4.7KΩ 的上拉电阻（接到+5V或+3.3V）。
- 上拉电阻必须靠近DVI连接器放置。
- 走线可以稍长，但也需保持整洁，避免交叉干扰，尤其不要与高速TMDS信号平行长距离走线。
电源（+5V）:
- 保证给源端（输出端）和连接器内部电路提供的 +5V 电源足够干净且电流充足。使用足够的电源线宽或铺铜连接。
- 在DVI连接器电源引脚附近放置适当的旁路/去耦电容（如10uF + 0.1uF），位置尽量靠近引脚。滤除电源噪声。
接地与屏蔽：
- DVI连接器的金属外壳（Shield）引脚必须通过多个过孔低阻抗地连接到PCB的GND平面。建议将此接地点与高速信号的GND参考平面相同。
- 连接器内部的GND引脚也应连接可靠。
- 在连接器附近可以放置一些GND过孔（Stitching Vias）加强屏蔽效果。
- 避免形成接地环路。
EMI/EMC 考虑：
- 遵循上述布线规则（差分对、阻抗、间距、参考平面）本身就是控制EMI的基础。
- 确保连接器外壳良好接地。
- 如果空间允许，在连接器附近放置合适的共模滤波器（Common Mode Chokes）在差分线上，有助于抑制辐射噪声（但也可能引入信号失真，需要权衡）。
Connector 附近区域：
- 尽量保持DVI连接器焊盘下方的参考平面完整。
- 走线出连接器焊盘后应立即进入差分对模式。
- 避免其他不相关信号线靠近连接器入口区域。

总结一下 DVI (尤其 TMDS) 布线口诀：

配对走， (严格按差分对布线)
控阻抗， (100Ω 差分)
等长好， (对内<5mil, 对间尽量接近)
隔够远， (对间间距>3W/3H)
参考地， (下方完整GND平面)
少过孔， (避免过孔，必须用时小心)
电源净， (滤除噪声)
外壳地。 (金属壳可靠接地)

设计后检查：

DRC (设计规则检查)： 跑通所有设计规则检查（线宽、间距、短路等）。
差分对内长度差： 检查所有差分对内部长度差是否满足要求。
差分对间长度差： 检查各数据对之间、数据对与时钟对的长度差是否合理。
阻抗报告： 与板厂确认叠层参数，确保计算的阻抗符合目标（100Ω），板厂会根据实际制程微调线宽。
信号完整性仿真(SI)： 如果条件允许（高速、高分辨率、复杂环境），进行时域或频域SI仿真（如Hyperlynx, ADS）是最可靠的手段，可以提前预知信号质量问题（眼图、抖动、过冲）。

务必与你的PCB制造厂家沟通，明确告知你对DVI差分线的 100Ω阻抗控制要求，并提供叠层结构供他们确认或微调线宽。成功的DVI布线是精确计算、细心布局布线、严格阻抗控制和良好制造工艺的结合。