将两个独立的PCB工程文件合并为一个工程，通常根据设计目的和工具不同有几种实现方式。以下是详细方案及注意事项：

? 一、核心合并场景

1. 物理拼接（拼板Panelization）
   适用情况：生产时需将两块PCB拼成单板加工（如V-CUT或邮票孔连接）。
   操作流程：

   • 在EDA软件的CAM编辑模式下新建Panel文件
   • 导入两个PCB文件，按工艺要求排列（保留间距+添加工艺边）
   • 生成Gerber时以Panel为单位输出
     ✅ 优点：保留独立设计，仅物理层合并

2. 设计整合（原理图+PCB融合）
   适用情况：需将两个电路模块集成到同一块PCB上。
   操作步骤：

   • 原理图阶段：
     1. 新建主工程，分别导入两个工程的原理图（Altium: Design → Import / KiCad: 图纸符号+子图纸）
     2. 用全局网络标签连接电源/信号线（注意跨图纸同名网络自动连接）
   • PCB阶段：
     1. 在布局中将两个PCB模块放置到同一板框内
     2. 手动布线连接模块间信号，重新优化布局走线
        ⚠️ 风险点：需彻底检查设计规则冲突（阻抗/间距等）

3. 模块化复用（Design Reuse）
   适用情况：将一个PCB作为子模块嵌入另一设计（如FPGA核心板+载板）
   Altium操作：

   1. 打开宿主工程 → 设计(Design) → 放置板级元件(Room)  
   2. 右键Room → 装配器(Assembly) → 导入PCB文档  

   ✨ 智能特性：支持网络自动继承与规则同步

? 二、关键操作指南（以常用工具为例）

⚠️ 三、必须检查清单（避免合并事故）

1. 电气安全

   • 电源网络冲突检测（如3.3V与5V短接风险）
   • 接地系统统一性（单点接地 vs 多点接地）

2. 物理冲突

   • 器件3D模型碰撞检测（尤其接插件/散热器）
   • 板边冲突（使用DRC检查间距规则）

3. 信号完整性

   • 跨模块高速信号阻抗连续性（如USB/DDR走线）
   • 避免分割平面导致回流路径断裂

4. 数据同步

   • 更新封装库（确保Symbol-Footprint映射正确）
   • 复用后重新运行ERC/DRC

5. 生产文件

   • 重新生成料单（避免器件位号重复）
   • 拼板文件中标注工艺要求（V-CUT深度、邮票孔直径）

? 四、推荐工作流

graph TB
    A[备份原始工程] --> B[新建合并工程]
    B --> C[导入原理图并解决ERC错误]
    C --> D[PCB布局规划分区]
    D --> E[复用模块放置]
    E --> F[关键信号手动布线]
    F --> G[整板铺铜与地优化]
    G --> H[DRC+信号仿真]
    H --> I[输出制造文件]

? 紧急提示：当合并含BGA/高频模块时，务必在布局阶段进行热仿真与阻抗计算，复用设计可能导致热场分布突变或传输线长度超标。

? 五、高级技巧

• Altium多通道设计：对重复电路段使用Channel Offset实现智能复制
• KiCad复用优化：将子模块保存为.kicad_mod文件实现封装级复用
• 跨工具兼容：通过ODB++或IPC-2581格式中转实现不同EDA工具间合并

合并后请优先验证以下信号：
[1] 所有电源网络阻抗（万用表实测）
[2] 复位信号时序（示波器检测毛刺）
[3] 时钟信号完整性（TDR测试阻抗跳变）

建议在首次打样时添加测试点矩阵（Test Point Array），通过飞线测量验证模块间接口信号质量再量产。具体操作请搜索你所使用的软件工具名称 + “合并工程”获取具体教程（如“Altium Designer 合并PCB工程”）。

完成合并后，最可靠的验证方式是导出整套生产文件(Gerber+IPC356+钻孔)，用免费工具如GerberLogix进行反向解析比对网络连接正确性。 这步可能救回因隐性错误导致的废板！