在 Cadence Allegro/OrCAD PCB Editor 中实现差分对（如 USB、HDMI、PCIe、DDR 时钟等）的对内等长（差分线两根线之间的长度匹配）和对间等长（多个差分对之间的长度匹配），主要通过 Constraint Manager 来设置和管理约束规则。以下是详细步骤：

核心步骤：使用 Constraint Manager 设置差分等长

1. 打开 Constraint Manager:

   • 在 PCB Editor 菜单中选择 Setup > Constraints > Constraint Manager (或使用快捷键 Ctrl+Shift+E)。

2. 定位到布线约束 (Electrical Constraint Set):

   • 在 Constraint Manager 左侧树状导航栏中，展开 Electrical。
   • 选择 Net > Routing > Differential Pair。
   • 这里会列出所有已定义的差分对。

3. 设置差分对内等长 (Intra-Pair Skew/Match):

   • 选中你要设置规则的差分对（或多个差分对），或者在顶部的 Object 过滤器中选择 Differential Pair 后再选。
   • 在右侧表格中找到 Primary Gap 和 Primary Max Uncoupled Length 列（版本不同命名可能略有差异，通常关注 Max Uncoupled）。
   • 关键设置 (Primary Gap 或类似列):
     • Max: 设定差分对 两根线之间允许的最大长度差值（即对内等长公差）。例如设置为 5mil 或 10mil。这是最常见的约束。
     • Min: 通常保持默认值（如 0mil）。
     • Typ: (可选但推荐) 设定一个理想的最小长度差值目标值（例如 0mil）。布线工具会优先尝试达到这个值。
   • (可选) Primary Max Uncoupled Length：设置信号线在离开耦合区域（如离开焊盘、过孔附近）后最大允许的非耦合长度（单根线走平行耦合前的长度）。高速信号需要考虑此项。

4. 设置差分对间等长 (Inter-Pair Length Matching):

   • 在左侧导航栏中，选择 Net > Routing > Relative Propagation Delay。
   • 在右侧表格区域，右键点击 Relative Delay 列标题下方的空白区域。
   • 选择 Create > Match Group。
   • 给这个匹配组命名（例如 DDR_CLK_DIFFs）。
   • 点击新创建的匹配组的名称。
   • 在右侧的 Objects 选项卡中，点击 Create。
   • 将需要做等长的所有差分对（或关键网络）添加到这个匹配组中：
     • 在 Net 列表中找到并选中目标差分对（它们通常显示为 DP_YourDiffPairName 或 (P)NetName 和 (N)NetName）。
     • 点击 > 或 >> 按钮将它们移到右侧的 Match Group 列表中。
     • 完成后点击 Apply 或 OK。
   • 回到 Relative Propagation Delay 表格，找到你创建的匹配组行。
   • 在 Delta: Tolerance 列中，设置该组内所有差分对之间允许的最大长度偏差（即对间等长公差）。例如设置为 50mil 或 100mil。
   • (可选) 在 Delta: Target 列设置一个理想的相对长度目标值（通常为 0mil，表示组内所有线等长）。
   • (可选) 设置 Scope (局部/全局) 和 Rules (最小/最大长度约束)。

5. 应用并关闭 Constraint Manager:

   • 点击 OK 或 Apply 应用所有设置。
   • 关闭 Constraint Manager。

布线时实现和检查等长

1. 使用调线工具 (Delay Tune / Slide):

   • 布线时，确保差分对的两根线大致平行等间距走完主要路径。
   • 选中较短的差分线（一根）。
   • 使用菜单 Route > Delay Tune (或 Slide，或在工具栏找类似图标)。
   • 在 Options 面板中选择合适的 蛇形绕线 (Accordion) 模式（如锯齿形、U 形、泪滴形等）。
   • 设置蛇形线的参数：
     • Style: 蛇形线形状。
     • Gap: 蛇形线相邻段的间距（需满足差分间距约束）。
     • Amplitude: 蛇形线起伏的最大幅度。
     • Corners: 拐角类型（45° 或 圆弧）。
   • 在较短的线路上添加蛇形走线，同时观察状态栏或约束管理器实时反馈的长度差值。
   • 达到设定的 Max 公差范围内即可。

2. 实时长度监控：

   • 在布线或调线过程中，注意状态栏 (Command 窗口下方) 通常会显示当前选中网络的长度信息。
   • 选中差分对中的一根线时，状态栏会显示该线的长度、以及与差分对中另一根线的长度差值 (Diff Pair Phase 或 Delta)。这是最直接的实时反馈。

3. 使用约束管理器检查：

   • 布线完成后，重新打开 Constraint Manager (Setup > Constraints > Constraint Manager)。
   • 导航到 Electrical > Net > Routing > Differential Pair。
   • 查看你设置的差分对的 Actual 列（或 Phase 列），检查两根线的实际长度差值是否在设定的 Max 值范围内（绿色表示满足，红色/黄色表示违反）。
   • 导航到 Electrical > Net > Routing > Relative Propagation Delay。
   • 找到你创建的匹配组，查看 Actual Delta 列，检查组内最长和最短的网络之间的实际长度差是否在设定的 Delta: Tolerance 范围内（绿色表示满足）。

4. 使用报告：

   • 在 PCB Editor 中，选择 Tools > Reports。
   • 在报告对话框中选择 Constraint Report (或类似名称)。
   • 运行报告，查看所有违反约束规则的详细信息，包括差分对内和对间等长违规。

关键注意事项

1. 差分对内等长优先于对间等长： 确保差分对内部两根线的长度差 (Max) 控制在很小的范围内（通常是几 mil），这是保证差分信号完整性的关键。然后再处理对间等长。
2. 蛇形线参数：
   • Gap: 必须大于或等于该差分对设定的最小间距规则 (Min Line Space)。
   • Amplitude: 不宜过大，过大会增加串扰风险并占用更多空间。通常 3-5 倍的线宽是合理的起始点。
   • 对称性： 尽量让蛇形线设计对称，避免引入额外的相位偏移。
3. 拓扑结构： 对于点对多点（如 DDR 地址/命令总线），保证信号到达各接收端的时间一致 (Fly-by 结构常用)，仅做差分对内等长和对间等长可能不够，还需要结合 Min/Max Propagation Delay (总长度约束) 和更复杂的匹配组设置。
4. 过孔影响： 差分对两边的过孔要对称放置，过孔本身的长度差异也会计入总长度差。
5. 参考平面： 确保差分线下方的参考平面完整、无割裂，这对维持阻抗和减少干扰至关重要。
6. 频率越高，公差越严： 高速信号（如 PCIe Gen4/5, DDR5）对内等长公差要求通常在 1-5mil 以内，对间等长要求也相应更严格。

通过熟练掌握 Constraint Manager 的设置和布线时的调线工具，结合实时监控和规则检查报告，就能在 Cadence 中有效实现差分对的等长控制，满足高速设计的信号完整性要求。