在 Cadence 16.6 中设置 PCB 设计规则（Constraints）是保证设计符合电气和制造要求的关键步骤。以下是 中文详解 的核心规则设置流程和常见选项：

一、规则设置入口

1. 打开约束管理器
   菜单栏 → Setup → Constraints → Constraint Manager（或直接按快捷键 F6）。

二、核心规则类型与设置

1. 物理规则 (Physical Rules)

• 作用：定义走线、过孔、铜皮的物理属性。
• 设置路径：
  Physical 规则集 → All Constraints → Physical 区域
  • 线宽 (Line Width)：设置默认/最小/最大线宽（如电源线 20mil，信号线 6mil）。
  • 间距 (Spacing)：
  • 线到线、线到焊盘、焊盘到焊盘的最小间距（如 6mil）。
  • 按层设置（如表层 vs 内层）。
  • 过孔 (Via)：
  • 添加过孔类型（如通孔、盲埋孔）。
  • 设置过孔尺寸（钻孔大小、焊环直径）。

2. 间距规则 (Spacing Rules)

• 设置路径：
  Spacing 规则集 → Spacing Constraint Set
  • 网络间间距：全局或按网络类（Net Class）设置（如高速信号间距 8mil）。
  • 同网络间距：设置焊盘到拐角、过孔重叠等细节。
  • 区域规则：在特定区域应用更严格的间距（如 BGA 下方）。

3. 电气规则 (Electrical Rules)

• 设置路径：
  Electrical 规则集 → Net → Routing / Signal Integrity
  • 拓扑结构 (Topology)：设置 T 型走线、菊花链等。
  • 阻抗控制 (Impedance)：
  • 为目标网络设置阻抗值（如 50Ω）。
  • 匹配差分对阻抗（如 100Ω ±10%）。
  • 差分对 (Differential Pair)：
  • 设置线间距耦合、长度匹配公差（如 ±5mil）。
  • 最大传输延迟 (Max Propagation Delay)：限制关键信号路径长度。

4. 高速信号规则 (Signal Integrity Rules)

• 设置路径：
  Electrical → Signal Integrity → Constraints
  • 过孔数量限制：高速信号最大过孔数（如 ≤3）。
  • 长度匹配 (Match Group)：
  • 将网络分组，设置长度公差（如时钟差分对 ±10mil）。
  • 3W 规则：高速线间距 ≥3 倍线宽。

三、区域规则设置

局部特殊规则

1. 菜单栏 → Shape → Rectangular/Circular Area → 绘制区域。
2. 右键区域 → Properties → 分配物理/间距规则集（如 BGA 下方线宽 4mil，间距 4mil）。

四、快速操作技巧

• 规则继承优先级：
  特定规则 > 区域规则 > 网络类规则 > 全局规则。
• 批量绑定规则：
  • 在 Net 列表中勾选网络 → 右键绑定物理/间距规则集。
  • 将同类网络创建为 Net Class（如 DDR_DATA），统一配置。
• 导出/导入规则：
  File → Export/Import Constraints 备份规则库。

五、校验规则生效

1. 实时 DRC：
   确保状态栏右侧 DRC Marker 启用（绿色图标）。
2. 手动检查：
   菜单栏 → Tools → Quick Reports → DRC Report。
3. 布线后验证：
   运行 Tools → Update DRC 检查违规（红线标记）。

⚠️ 避坑提示：

• 规则名避免中文（可能不兼容）。
• 阻抗计算需配合 Stackup Manager（层叠厚度、材质）。
• 高速规则需提前与 PCB 厂家确认工艺能力。

通过合理配置规则，可显著减少后期返工。建议按 信号类 > 电源类 > 特殊区域 分级设置，并善用 Net Class 提高效率。遇到具体场景（如 DDR、HDMI），可进一步细化规则库模板。