在 Vivado 中调用 PLL（锁相环）IP 核的步骤如下（以 Vivado 2022.1 为例）：

详细步骤

1. 打开工程
   启动 Vivado → 打开目标工程（或新建工程）。

2. 打开 IP 目录
   左侧导航栏 → IP Catalog（或在 Flow Navigator 中点击 IP Catalog）。

3. 搜索 PLL
   在 IP Catalog 窗口的搜索框输入：

   • clocking wizard（Clocking Wizard IP 同时支持 MMCM 和 PLL）
   • 或直接搜索 PLL（某些器件系列会显示专用 PLL IP）。

4. 配置 PLL IP
   双击 Clocking Wizard → 弹出配置窗口：

   • Clock Options 选项卡：
     • 设置输入时钟频率（Input Clock Frequency）。
     • 选择输入时钟类型（Single ended 或 Differential）。
   • Output Clocks 选项卡：
     • 勾选需启用的输出时钟（如 clk_out1）。
     • 设置输出频率、相位和占空比。
     • 可添加多个输出时钟。
   • Port Renaming 选项卡：重命名端口（可选）。
   • MMCM/PLL Options 选项卡：
     • PLL 选择：在 Component Name 下拉菜单选择 PLL（默认可能为 MMCM）。
     • 配置 PLL 参数（带宽、抖动等）。
   • Summary 选项卡：确认参数无误。

5. 生成 IP

   • 点击 OK → 弹出生成窗口。
   • 确认 Generate Output Products 勾选 → 点击 Generate。
   • 等待生成完成（IP Sources 窗口会出现 clk_wiz_0 等实例）。

6. 实例化 PLL IP

   • Verilog/VHDL 代码调用：

     // 实例化模板在 IP Sources > clk_wiz_0 > Instantiation Template
     clk_wiz_0 clk_wiz_inst (
     .clk_in1    (sys_clk),    // 输入时钟
     .clk_out1   (clk_100m),   // 输出时钟 1
     .clk_out2   (clk_200m),   // 输出时钟 2（若配置）
     .reset      (reset),      // 复位（高有效）
     .locked     (locked)      // PLL 锁定信号
     );

   • Block Design 方式：
     拖拽 IP 到画布 → 连接时钟和复位信号 → Run Connection Automation。

关键注意事项

1. 器件支持：

   • Artix/Kintex 等系列：Clocking Wizard 默认为 MMCM，需手动切换到 PLL。
   • Zynq-7000/UltraScale+：直接支持 PLL 配置。
   • 低端器件（如 Spartan-6）：可能使用 PLL_BASE 而非 Clocking Wizard。

2. 复位与锁定：

   • reset 高电平时强制 PLL 重新锁定。
   • locked 拉高后表示输出时钟稳定（使用时需等待此信号）。

3. 时钟约束：
   PLL 生成后需在 XDC 文件中添加输入时钟约束：

   create_clock -period 10.0 [get_ports sys_clk]  # 示例：100MHz 输入时钟

4. 资源查看：
   生成后可在 Report Utilization 中确认 PLL 资源占用（如 PLLE2_BASE）。

常见问题

• 找不到 PLL 选项？
  检查器件型号是否支持 PLL（如 Artix-7 支持 MMCM 和 PLL，Spartan-6 需用 PLL_BASE）。

• 输出频率无法配置？
  PLL 有 VCO 范围限制（如 Artix-7：600–1440 MHz）。确保所有输出时钟在此范围内分频/倍频。

• 时序错误？
  检查时钟约束是否完整 → 运行 Report Clock Networks 和 Report Timing Summary。

通过以上步骤即可在 Vivado 中完成 PLL IP 核的调用与配置。