在 Vivado 中生成 Verilog/VHDL 模块的例化模板（Instantiation Template）的步骤如下（以 Vivado 2021+ 界面为例）：

方法一：通过源代码窗口生成

1. 打开工程
   在 Vivado 的 "Sources" 窗口中定位到目标模块（.v 或 .vhdl 文件）。

2. 右键生成模板

   • 右键点击模块名称（例如 my_module）。
   • 选择 Copy Instantiation Template。
   • 选择语言（Verilog 或 VHDL）。

3. 粘贴模板
   在目标文件中按 Ctrl+V 粘贴，得到如下格式的例化代码：

   Verilog 模板示例：

   // 模块名 实例名 (
   //   .端口1 (信号1),
   //   .端口2 (信号2),
   //   ...
   // );
   my_module your_instance_name (
    .clk     (clk),     // input
    .data_in (data_in), // input [7:0]
    .data_out(data_out) // output [7:0]
   );

   VHDL 模板示例：

   -- your_instance_name: 模块名
   port map (
    端口1 => 信号1,
    端口2 => 信号2,
    ...
   );

方法二：通过综合后设计生成

1. 综合设计
   点击 Run Synthesis 完成综合（如果未综合过）。

2. 打开综合后的设计
   综合完成后，在弹出窗口选择 Open Synthesized Design。

3. 查找模块

   • 在 "Netlist" 窗口中展开 Instantiated Modules。
   • 右键目标模块 → Copy Instantiation Template。

注意事项

1. 未综合的模块
   若模块未综合，Vivado 可能无法生成端口列表，请先确保模块语法正确。

2. 参数化模块
   如果模块有参数（如 #(WIDTH=8)），模板会自动包含参数化例化格式：

   my_module #(
    .WIDTH(8)
   ) your_instance_name ( ... );

3. 快捷键替代
   在代码编辑器中打开模块文件，按 Ctrl+M 可直接跳转到模块定义处参考端口列表。

常见问题

• 菜单选项缺失？
  确保模块未被标记为 "Black Box"，且已正确添加到工程中。

• VHDL 用户注意
  VHDL 例化需手动补充组件声明（Component Declaration），模板仅提供 port map 部分。

通过上述步骤，可快速生成标准化的例化代码，避免手动编写错误。