ad原理图erc检查

在 Altium Designer (AD) 中进行原理图 ERC (电气规则检查) 是一项至关重要的步骤，用于在设计早期发现潜在的电气连接性问题，避免将错误带入 PCB 设计阶段。以下是用中文解释其原理和常见检查项：

ERC 的核心原理

基于规则检查： ERC 不是模拟电路行为，而是根据预先设定的 电气规则集合 检查原理图中的对象（网络、引脚、端口、电源端口、总线等）及其连接关系是否符合逻辑和设计要求。
识别不一致性： 主要目标是发现那些可能导致电路无法正常工作、功能异常或制造测试困难的 不一致连接或潜在冲突。
静态分析： 它在原理图绘制完成后、编译项目时进行，不需要仿真或布局信息，是一种静态分析手段。
防止低级错误： 旨在捕获常见的人为错误，如引脚未连接、短路、开路、信号驱动冲突等。

ERC 主要检查的项目（常见错误和警告）

引脚未连接：
- 错误： 一个元件的引脚没有连接到任何网络（悬空）。除非该引脚设计为 NC (No Connect)，否则是严重错误。需要在引脚上放置 No ERC 符号标记才能忽略。
- 常见场景： 忘记连线；元件放置后引脚未使用且未标记为 NC。
网络仅有一个连接点：
- 警告/错误： 一个网络只有一个电气连接点（即 单端网络）。这在电源网络、接地网络、测试点或未使用的总线入口处是合理的，但在普通信号线上通常表示错误（如忘记连接另一端）。
- 处理： 检查是否设计意图（如测试点），否则需连接另一端或放置 No ERC。
引脚类型冲突：
- 错误： 连接到同一个网络的不同引脚，其 输入/输出类型 定义冲突，可能导致信号争用或损坏器件。
- 常见冲突：
  - 多个输出驱动源： 两个或更多定义为 Output 或 Power 类型的引脚连接到同一个网络（如两个输出引脚短接）。
  - 输入引脚未连接驱动源： 网络上有 Input 引脚，但没有 Output、Power、Passive 或其他可以提供驱动能力的引脚连接（输入引脚悬空）。
  - 输出引脚连接到电源引脚： 一个 Output 引脚直接连接到了一个 Power 引脚（如 VCC/GND）。通常需要电阻或其他隔离。
- 原理： ERC 依赖元件的 电气类型 (Input, Output, I/O, Passive, Power, Open Collector/Emitter, Hiz 等)。规则检查引擎根据这些类型判断连接是否合法。
重复的网络标识符：
- 错误： 在同一个原理图文档中，存在两个或更多 不同的网络 被赋予了 完全相同的网络名称。
- 常见原因： 手动放置多个相同名称的 Net Label；复制粘贴时保留了相同网络标签；不同页端口或电源端口名称冲突。
- 后果： 这些网络会被 ERC 视为短路连接在一起，通常不是设计意图。
未连接的图纸入口/端口：
- 警告/错误： 在 多图纸设计 中：
  - 在父图纸(.PrjPcb 或 Sheet Symbol)上的 图纸入口 没有连接到子图纸内部对应的端口。
  - 子图纸上的端口在父图纸上没有对应的 图纸入口。
- 原理： ERC 检查项目层次结构中图纸符号与子图纸端口之间的映射关系是否完整。
总线相关错误：
- 位宽不匹配： 连接到总线上的网络标签、总线入口、端口等表示的信号宽度与总线的位宽不一致。
- 非法命名： 网络标签或总线标签的命名不符合总线命名规则（例如：D[0..7] 正确； D[0-7] 或 Data0-7 可能导致问题）。
- 悬空的总线入口： 总线入口没有连接到任何网络标签或信号线。
未连接的电源端口：
- 警告： 放置的电源端口对象（如 VCC、GND 符号）没有连接到任何网络。通常是放置多余了或忘记了连接。
元件标号重复：
- 错误： 在整个项目中，存在两个或更多元件具有相同的 唯一标识符。这是原理图设计的基本规则。
- 处理： 使用 Tools » Annotation » Annotate Schematics 进行自动或手动标注。
参数缺失或不一致： （可通过规则配置检查）
- 警告： 某些关键元件参数（如阻值、容值、封装）缺失或格式错误（虽然主要依靠 DRC 和 BOM 检查，但 ERC 规则可配置相关检查）。

执行 ERC 的典型流程

设置规则： (Project » Project Options... » Error Reporting / Connection Matrix 标签页)
- Error Reporting： 为每一种可能的违规类型设置严重等级（Fatal Error, Error, Warning, No Report）。
- Connection Matrix： (核心配置！) 定义不同电气类型引脚之间连接时报告的错误等级（如 Output 连接 Output 报告 Error； Input 连接 Passive 报告 No Report）。根据项目需求调整矩阵。
编译项目： (Project » Compile PCB Project...) 编译操作会执行 ERC 检查以及其他项目完整性检查。
查看报告： 编译后，所有 ERC 违规会显示在 Messages 面板（View » Panels » Messages）。
定位错误： 在 Messages 面板中双击一条错误信息，AD 会自动定位到原理图中出错的位置（交叉探针）。
修正错误： 根据错误类型修改原理图（连线、添加标签、修改端口、放置 No ERC 标记、调整元件属性等）。
复查： 修正错误后，再次编译项目，确认所有 Fatal Error 和 Error 都已清除。仔细审视 Warning，判断是否是设计意图（是则忽略或放置 No ERC），否则一并修正。
No ERC 指令： (Place » Directives » No ERC) 对于确认为设计意图且不希望 ERC 报告的合法情况（如悬空测试点、预留未使用引脚等），可在对应位置放置 No ERC （通常是一个红色叉号）来抑制该点的 ERC 报告。

总结

ERC 是 Altium Designer 原理图设计中 必不可少的质量保证环节。它利用预先定义的电气规则（特别是引脚电气类型和连接矩阵），静态分析原理图的连接关系，高效地捕捉常见的连接性错误、冲突和不一致性。通过正确配置规则、严格执行编译检查并仔细分析 Messages 面板中的报告，可以显著提高原理图的正确性，为后续的 PCB 设计和制造打下坚实基础。永远不要忽略 ERC 错误和警告！