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cadence drc报告

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好的,理解!Cadence DRC报告中文解释指南如下:

当你在Cadence Virtuoso等工具中运行完设计规则检查后,生成的DRC报告是确保你的芯片版图(Layout)符合晶圆厂(Foundry)制造工艺要求的关键文件。这份报告会列出所有违反设计规则的地方。

以下是解读Cadence DRC报告的要点(中文):

  1. 报告的核心目的:

    • 找出并定位你的版图设计中违反设计规则的所有地方。
    • 设计规则定义了制造工艺的物理极限(如最小线宽、最小间距、最小包围、最小面积、阱/衬底接触要求等),目的是确保芯片能被正确、可靠地制造出来。
  2. 报告的结构和关键信息 (通常在文本报告中查找):

    • Header (头部信息):
      • 运行日期和时间: 报告生成的时间。
      • 设计名称: 你检查的版图单元名称。
      • 使用的DRC规则文件: xxx.drc 或类似名称,这是晶圆厂提供的包含所有具体规则的文件。
      • 运行环境/工具版本: 使用的Virtuoso版本、PVS版本或Assura版本等。
      • 工艺信息: 使用的工艺节点和技术文件(例如:tsmcN28)。
    • Summary (摘要/总结):
      • 总规则数: 检查了多少条设计规则。
      • 违反规则数: 有多少条规则被违反了。
      • 总错误数: 所有违反加起来一共有多少个具体的错误点(非常重要!)。
      • 运行时间: DRC检查花了多长时间。
      • 结果状态: DRC completed successfully (检查完成) 或 DRC completed with errors (检查完成但有错误) 或 DRC failed (检查失败,可能规则文件或数据有问题)。
        • 最关心的是违反规则数总错误数。理想状态是 0
    • Violation Details (违规详情 - 报告的核心部分): 这是你需要仔细检查和修改的部分。
      • 规则名称/编号: 每一条违反的设计规则都有一个唯一的标识符。格式通常是 RuleName [RuleNumber] 或类似。
        • 例如:METAL1.S.1 (表示金属1层的间距规则第1条), VIA1.E.2 (表示通孔1层的包围规则第2条)。
      • 错误坐标: 最重要的信息之一! 报告会列出每个错误发生的精确坐标 (X, Y)。这些坐标是你在版图编辑器中定位错误位置的依据。
        • 通常格式:db: error at (12345.67, 89012.34)
      • 错误描述: 对违反规则的具体解释。
        • 例如:
          • Spacing between METAL1 shapes must be >= 0.1um (金属1图形间距必须 >= 0.1微米)
          • METAL2 enclosure of VIA1 must be >= 0.05um on all sides (金属2对通孔1的包围在所有边上必须 >= 0.05微米)
          • Width of POLY must be >= 0.05um (多晶硅条宽度必须 >= 0.05微米)
          • NTAP must be connected to VSS with at least 2 contacts (N阱接触必须通过至少2个接触孔连接到VSS)
      • 错误数量: 对于每条规则,报告会告诉你它触发了多少个具体的错误实例。
        • 例如:METAL1.S.1: 5 errors found (金属1间距规则1发现了5个错误点)。
      • 层信息: 通常包含违反规则涉及到的层(Layer)。
    • Statistics (统计信息): 有时会包含更详细的统计,比如每层发生的错误数或每个规则类型的错误数。
    • Footer (尾部信息): 可能包含结束时间、状态码等。
  3. 如何在版图中查看错误 (通常使用Virtuoso):

    • 加载错误标记层: DRC工具在运行时会生成一个特殊的层(通常叫DRC ERRORVIOLATION或类似名字),包含所有错误位置的标记(通常是叉号或方框)。
    • 在版图窗口中查看:
      • 确保这个错误标记层是可见的
      • 报告中给出的 (X, Y) 坐标,可以直接在版图窗口的坐标栏里输入,按回车键后视图会跳转到那个位置。
      • 放大坐标点附近区域,就能看到错误标记和相关的版图图形。
      • 结合报告中的规则描述,理解为什么那里违反了规则(是间距太小?包围不够?线太窄?)。
    • 使用验证工具界面: Cadence PVS或Assura通常有自己的图形界面或浏览器,可以直接点击报告中的错误条目,自动在版图中定位并高亮显示违规的图形,非常方便。
  4. 处理DRC错误:

    • 根据报告定位每一个错误点。
    • 理解违反的具体规则要求。
    • 修改你的版图设计以符合规则要求(例如:拉开间距、加大包围、加宽导线、添加接触孔等)。
    • 修改后必须重新运行DRC,直到报告显示 Total Errors = 0 并且 Rules Violated = 0

关键要点总结:

请提供你遇到的DRC报告片段或截图(删除敏感信息),我可以帮你解读具体的规则名称、错误描述和建议的修改方向。 例如,告诉我报告里写着类似 METAL1.S.1: spacing < 0.1um at (100.0, 200.0) 这样的信息。

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