cadence原理图drc检查

好的，我们来详细解释一下 Cadence 原理图 DRC（Design Rule Check）检查。

简单来说，原理图 DRC 检查就是利用 Cadence 软件（通常指 OrCAD Capture 或 Capture CIS）内部的规则集，自动扫描你绘制的电路原理图，找出其中可能存在的设计错误、不一致性或违反规范的地方。它的目的是在进入更耗时的 PCB 设计阶段之前，尽早发现并修正原理图中的基础问题，提高设计质量，减少后续返工。

以下是 Cadence 原理图 DRC 的核心原理、目的、常见检查项和操作流程的详细说明：

核心原理：

预设规则库： Cadence 软件内置了一套或多套设计规则。这些规则定义了“什么是好的、可接受的设计实践”。
自动扫描： DRC 工具会遍历整个原理图设计（包括所有图纸、元件、连线、网络、属性等）。
规则匹配与比对： 工具将扫描到的设计元素与预设的规则进行逐一比对。
错误/警告标记： 当发现设计元素违反任何预设规则时，工具会生成相应的错误（Error）或警告（Warning）信息。
报告生成： 所有检测到的问题会汇总到一个报告文件中（通常是 .drc 文件），并通常在软件界面上（如 Session Log 窗口）高亮显示或在图纸上做标记（如小方块）。

主要目的：

提高设计正确性： 捕捉低级错误（如开路、短路、重复网络名、元件位号重复等），防止错误传递到 PCB 设计阶段。
保证设计一致性： 确保整个设计遵循统一的规范（如元件属性完整性、图纸规范性）。
提升设计效率： 提前发现问题，避免在 PCB 布线或调试时才发现原理图错误，节省大量返工时间。
促进团队协作： 统一的设计规则检查有助于多人协同设计时保持风格和规范一致。

Cadence 原理图 DRC 常见的检查项目：

电气连接性：
- 未连接引脚： 元件的引脚没有连接到任何网络（通常是输入引脚或需要连接的输出引脚）。
- 悬空网络： 网络只有一个连接点（通常是输入引脚或输出引脚未被连接）。
- 单节点网络： 网络只有一个连接点（通常是电源/地网络未全局连接时可能误报）。
- 全局电源冲突： 不同页面上的同名全局电源/地符号（如 VCC）是否实际连接到同一个物理网络？检查潜在的冲突。
- 电源引脚连接： 检查电源和地引脚是否已正确连接（依赖于库元件的定义）。
命名与标识：
- 重复的位号： 同一个设计中出现两个或多个元件具有相同的位号（如 R1, U2）。
- 重复的网络别名： 同一个网络上使用了多个不同的网络别名（Net Alias），可能导致混淆。
- 缺失的位号： 存在没有被分配位号的元件。
- 无效的命名： 网络名、位号等包含非法字符（如空格、反斜杠等）。
- 总线位宽不匹配： 总线定义 A[0:7] 与连接的信号线数量不一致。
元件与封装：
- 缺失的 PCB 封装： 元件属性中缺少 PCB Footprint 属性或其值为空（这是后续导入 PCB 的关键）。
- 不一致的封装： 同类型元件使用了不同的封装（可能误操作）。
- 引脚使用冲突： 检查是否违反了库元件定义的引脚电气类型规则（例如，将两个输出引脚连接到一起通常是个错误）。
- 元件属性缺失/错误： 关键元件属性（如值 Value、容差、制造商料号）缺失或不规范。
图纸结构与规范：
- 离图连接符匹配： Off-Page Connector (跨页连接符) 是否成对出现？是否有同名但未匹配的连接符？
- 端口连接： 端口（Port）是否与图纸入口（Hierarchical Port）或其它端口正确关联（在多页或层次化设计中）。
- 层次化设计接口： 原理图模块（Hierarchical Block）的引脚定义是否与其下层图纸的端口匹配。
- 参考编号唯一性： 确保参考编号（页号、分区号）在整个设计中是唯一的（特别是在多页设计中）。
- 未使用的图纸部件： 在多部件封装中，是否有未使用的部件被放置在图纸上（浪费空间，可能造成混淆）。

在 Cadence OrCAD Capture/Capture CIS 中执行 DRC 的典型流程：

打开设计： 在项目管理器（Project Manager）中打开你的 .DSN 设计文件。
访问 DRC 命令：
- 菜单路径： Tools -> Design Rules Check...
- 新版（如17.4+）： 可能在 Design Flow 面板或 Prepare 选项卡下找到相关快捷入口。
配置 DRC 选项： 弹出的 “Design Rules Check” 对话框是关键。
- 范围：
  - Check design rules：必选，启动检查。
  - Check hierarchical port connection：针对层次化设计，检查端口匹配。
  - Check off-page connector connection：检查跨页连接符匹配。
  - Report visible unconnected power pins：报告图纸上可见且未连接的电源引脚（需谨慎，电源引脚常通过全局连接）。
  - Report all net names：在报告中包含所有网络名（通常用于调试）。
- 检查项：
  - Check unconnected nets：检查未连接网络/引脚（非常关键）。
  - Check SDT compatibility：检查与旧版 SDT 软件的兼容性（通常不需要）。
  - Check duplicate part references：检查重复位号。
  - Check misleading tap connection：检查总线分接连接是否可能引起误解。
  - Check off-grid objects：检查元件/连线是否未对齐到网格（保持图纸整洁）。
  - Check hierarchical port and off-page connection：综合检查端口和跨页连接符。
  - Check design rules：核心检查项总开关。
  - Check identical part properties：检查同类型元件属性是否一致（如封装）。
- 报告选项：
  - Report：选择报告的输出位置（通常是会话日志 Session Log 或单独的文件）。
  - Rules Setup...：（高级）更深层的规则配置（通常使用默认即可）。
运行检查： 点击 确定 或 Run 按钮开始执行 DRC。
查看结果：
- Session Log: 最常见的输出窗口，会详细列出所有错误（Error）、警告（Warning）、信息（Info）。错误通常以 ERROR [DRC...] 开头。
- DRC 文件： 如果选择了输出到文件，会生成一个 .drc 文件，内容与会话日志类似。
- 图纸标记： 某些错误（如未连接引脚）可能会在原理图纸上用红色的菱形小方格（或其他图标）直接标记出来。
定位与修复：
- 仔细阅读会话日志中的每条信息。
- 双击日志中的错误信息，软件通常会尝试自动定位到图纸上的问题点。
- 根据错误描述修改原理图（如连接悬空的线、修正重复位号、添加缺失的封装属性等）。
重新运行 DRC： 修复问题后，务必再次运行 DRC，直到报告中没有错误（Errors），并对警告（Warnings）进行评估，判断是否需要处理（有些警告可能可以忽略，但需要确认）。

重要提示：

DRC 不是万能的： 它主要检查语法、连接性、一致性等规则问题。它无法检查电路的功能逻辑是否正确、参数是否合理、时序是否满足要求。 功能验证需要仿真、人工审查等其它手段。
区分 DRC 和 ERC：
- DRC (Design Rule Check)： 更侧重于物理连接、命名、结构、文档规范性等“设计规则”。
- ERC (Electrical Rule Check)： 更侧重于电气规则，如引脚类型冲突（输出短接、输入悬空）、驱动冲突、电源冲突等。在 Cadence 中，ERC 信息通常显示在 “Project Manager” 窗口下方的 “Outputs” 选项卡下的 .erc 文件中（也可以在 Edit Object Properties 或 Browse Spreadsheet 中查看元件的 ERC 状态）。DRC 和 ERC 相辅相成，都需要运行和修正。
理解警告： 不是所有警告都必须修复，但需要逐一审查。例如，“未连接的电源引脚”警告对于使用全局电源符号（如 VCC）的设计是正常的，可以忽略或配置规则使其不报。但对于未使用全局连接的电源，这就是一个需要修复的错误。
封装是关键： 确保原理图中每个元件都指定了正确且有效的 PCB Footprint 属性，这对顺利导入 PCB 至关重要，DRC 会检查这点。
版本差异： 菜单路径和对话框选项在不同版本的 Cadence OrCAD Capture/CIS 中可能略有不同，但核心功能基本一致。

总结：

Cadence 原理图 DRC 是一个强大的自动化工具，通过内置的设计规则集扫描原理图，帮助工程师快速发现并修正连接错误、命名冲突、属性缺失、结构不一致等基础问题。养成在原理图设计过程中和最终交付前定期运行 DRC（和 ERC） 的习惯，是保证设计质量、提高效率、减少后期风险的关键步骤。务必认真查看并修正报告中的错误，并对警告进行审慎评估。