CY_SYSTEM_PLL2_CONFIG_FEEDBACKDIV (40UL) #define CY_SYSTEM_PLL2_CONFIG_OUTDIV (4UL)

我用H7系列。希望USB时钟用PLL3，但是在cubeMX无法配置，是灰色

};CLOCK_InitUsb1Pll(&g_ccmConfigUsbPll);// 公式：USB1 PLL = 480MHz PLL3

你是说，减少像素时钟？它是 ltdc_ker_ck，这是 PLL3 的 R 输出，参见 RCC 章节。所以你必须改变 PLL3 的 R 输出。

EG_PHY_PLL 是 FPGA 内部的时钟锁相环硬核 IP 模块，Eagle 系列 FPGA 内嵌 4 个多功能锁相环（PLL0~PLL3）

了教学难点，又激发了学生的积极性，提高了学生对知识的认知能力。下面略举几例，分析其设计要点。1．逐点比较法直线插补的教学

SysTick->CTRL|=0xfffffffb;//设置外部时钟作为SysTick时钟这个是把外部时钟设置为SysTick时钟，我想问一下，这里的外部时钟是指外部8M时钟还是PLL倍频后的系统时钟？？

连接PLL1，也可作为PLL3的参考时钟，不过不像嫡系CLK那样有很完善的补偿措施CLK[7..4]嫡系连接PLL2，也可作为