fpga stm32 i2c

在使用 FPGA 和 STM32 通过 I2C 通信时，需结合硬件设计和软件配置，以下是关键步骤和注意事项：

1. I2C 基础

协议特点：同步、主从架构，使用 SDA（数据线）和 SCL（时钟线），需上拉电阻（通常 4.7kΩ）。
地址模式：7-bit 或 10-bit 从机地址，需确保 STM32 和 FPGA 侧地址一致。
速率：标准模式（100kbps）、快速模式（400kbps）等，主从设备需匹配速率。

2. STM32 配置（主机）

步骤：

硬件初始化：
- 使用 STM32CubeMX 配置 I2C 外设（如 I2C1）。
- 设置 SCL/SDA 引脚模式为开漏输出（Open Drain），并使能内部/外部上拉电阻。

软件实现（以 HAL 库为例）：

// 初始化
I2C_HandleTypeDef hi2c1;
hi2c1.Instance = I2C1;
hi2c1.Init.ClockSpeed = 100000;      // 100kHz
hi2c1.Init.DutyCycle = I2C_DUTYCYCLE_2;
hi2c1.Init.OwnAddress1 = 0;         // 主机无需地址
HAL_I2C_Init(&hi2c1);

// 发送数据到 FPGA 从机（地址 0x50）
uint8_t data[] = {0x01, 0x02};
HAL_I2C_Master_Transmit(&hi2c1, 0x50 << 1, data, 2, 100);

// 接收数据
uint8_t rx_data[2];
HAL_I2C_Master_Receive(&hi2c1, 0x50 << 1, rx_data, 2, 100);

3. FPGA 配置（从机）

步骤：

硬件连接：
- 将 FPGA 的 SDA/SCL 引脚连接到 STM32，并添加外部上拉电阻（若未内部集成）。
- 确保电平兼容（如双方均为 3.3V）。

逻辑设计（Verilog 示例）：

module i2c_slave (
   input wire scl,
   inout wire sda,
   output reg [7:0] rx_data,
   input wire [7:0] tx_data
);
   reg [6:0] slave_address = 7'h50; // 从机地址 0x50
   reg [7:0] shift_reg;
   reg addr_matched = 0;
   reg rw_bit;

   // 检测起始条件：SCL 高电平时 SDA 下降沿
   always @(negedge sda) begin
       if (scl) begin
           // 起始条件，开始接收地址
           shift_reg <= 0;
           addr_matched <= 0;
           rw_bit <= 0;
       end
   end

   // 在 SCL 上升沿采样数据
   always @(posedge scl) begin
       if (!addr_matched) begin
           // 接收地址 + R/W 位
           shift_reg <= {shift_reg[6:0], sda};
           if ($bits(shift_reg) == 7) begin
               rw_bit <= sda;
               addr_matched <= (shift_reg == slave_address);
           end
       end else begin
           // 处理读写操作...
       end
   end
endmodule

4. 调试与常见问题

常见问题：

无响应：
- 检查地址是否匹配（注意 STM32 的 HAL_I2C_Master_Transmit 需左移 1 位）。
- 确认 SDA/SCL 引脚配置正确，上拉电阻是否有效。
ACK 失败：
- FPGA 从机需在地址匹配后拉低 SDA 作为 ACK。
- 检查 FPGA 时序是否满足 I2C 建立/保持时间。
信号毛刺：
- 使用逻辑分析仪抓取波形，确认 SCL/SDA 边沿是否符合协议。