芯片DFT

芯片DFT（Design for Testability） 中文译为可测试性设计，是集成电路（IC）设计中的关键环节，目的是在芯片设计阶段预先植入测试结构，确保芯片制造完成后能高效、准确、低成本地检测硬件缺陷（如制造工艺导致的短路、开路、晶体管故障等）。

核心概念：

为什么要做DFT？
- 芯片制造存在缺陷风险，裸片（Die）需测试筛选合格品。
- 直接通过芯片功能引脚检测内部故障效率极低（如百万门级芯片仅几十个IO引脚）。
- DFT通过内置专用测试结构，提供对内部逻辑的可控性（Controllability）和可观测性（Observability）。
DFT三大主流技术：
- 扫描链（Scan Chain）
  - 将时序逻辑单元（如D触发器）替换为扫描寄存器（Scan Flip-Flop）。
  - 所有扫描寄存器连接成串行移位链，外部可像“串行通信”一样加载测试数据（Scan-in），并捕获内部响应（Scan-out）。
  - 本质： 将芯片内部节点“虚拟”映射到外部引脚，解决内部信号观测难题。
- 内建自测试（BIST, Built-In Self-Test）
  - 在芯片内部集成测试电路（如伪随机数生成器PRPG、响应分析器MISR）。
  - 应用场景： 存储器（Memory BIST）、高速接口（如SerDes BIST）、时钟网络等。
  - 优势： 无需外部测试仪深度介入，降低测试成本，支持自检。
- 测试向量生成（ATPG, Automatic Test Pattern Generation）
  - 工具自动生成测试输入序列（Test Patterns），模拟故障注入并验证输出响应。
  - 关键指标：故障覆盖率（Fault Coverage）（95%+为行业标准）。
边界扫描（Boundary Scan / JTAG）
- 基于IEEE 1149.1标准（JTAG），主要用于板级互联测试。
- 通过专用TAP（Test Access Port）控制芯片引脚状态，解决高密度封装下的物理探针接触问题。

DFT的价值：

提升良率： 快速筛选出制造缺陷芯片，避免故障芯片流入市场。
降低成本： 缩短测试时间（如扫描链并行测试），减少ATE（测试仪）占用成本。
支持诊断： 定位物理缺陷位置，辅助工艺改进。
满足可靠性要求： 如汽车电子（ISO 26262）、医疗设备等领域的强制测试标准。

DFT设计流程简述：

设计阶段： 在RTL级或网表级插入扫描链、BIST电路。
测试生成： 使用ATPG工具生成测试向量。
仿真验证： 验证测试逻辑和功能逻辑无冲突。
生产测试： 在ATE上加载测试向量，执行扫描测试、BIST测试。
诊断与修复： 分析故障日志，优化工艺或设计。

举个实际例子?

扫描链测试流程：

芯片进入测试模式（Test Mode）。

通过Scan-in引脚向扫描链串行输入1000个测试向量（耗时）。

切换到正常功能模式，运行1个时钟周期（捕获内部响应）。

切回测试模式，通过Scan-out串行输出1000个响应结果。

ATE比对输出结果与预期值，定位故障单元。