Iddr原语时序图

好的，对于I-DDR (Input Double Data Rate) 这个硬件原语（常用于赛灵思Xilinx FPGA中的 SelectIO 资源），其核心功能是在时钟的上升沿和下降沿都捕获输入数据，从而实现双倍数据率输入。这是将单端高速信号转换为内部并行、相对较低速率逻辑的关键组件。

以下是 I-DDR 原语的典型时序图解释（中文）：

输入时钟 (C)：
- 这是提供采样参考的主时钟信号。
- 它通常是一个外部提供的、相位/占空比稳定的时钟（例如，从差分时钟对通过 IBUFGDS/IBUFG 缓冲后产生的时钟）。
- C 不经过内部 FPGA 时钟布线（如 BUFG），以保持其与输入数据的相位关系精确。
输入数据 (D)：
- 这是需要在时钟的上升沿和下降沿都被采样的高速输入数据信号。
- 该信号通常也先经过输入缓冲器（如 IBUF）。
上升沿数据输出 (Q1)：
- 在时钟 C 的上升沿，输入的 D 数据被捕获。
- 捕获到的数据被存储并输出到 Q1。
- Q1 的值对应于时钟上升沿之前（满足建立时间要求）的 D 值。
下降沿数据输出 (Q2)：
- 在时钟 C 的下降沿，输入的 D 数据再次被捕获。
- 捕获到的数据被存储并输出到 Q2。
- Q2 的值对应于时钟下降沿之前（满足建立时间要求）的 D 值。
时序关系关键点：
- 建立时间 (Tsu)： D 信号必须在 C 的上升沿和下降沿之前保持稳定一段最小时间（建立时间），才能被可靠捕获。
- 保持时间 (Th)： D 信号必须在 C 的上升沿和下降沿之后保持稳定一段最小时间（保持时间），才能被可靠捕获。
- 时钟到输出延迟 (Tc2q)： 在时钟事件（上升沿或下降沿）之后，Q1 或 Q2 需要经过一定延迟才会更新。这反映了 I-DDR 内部的逻辑和布线延迟。
- 占空比： 通常要求输入时钟 C 具有稳定（接近 50%）的占空比，以确保上升沿和下降沿之间的间隔足够均匀，D 在两个边沿都有足够的稳定时间窗口。

I-DDR 时序图示意 (文字描述无法画图，想象波形变化)：

假设输入数据 D 是 10110100 的串行比特流（从左到右随时间变化）：

时间轴： ---> (从左到右时间增加)

时钟 C：      ____        ____        ____        ____        ____        ____
          __|    |______|    |______|    |______|    |______|    |______|    |__...
             ↑      ↓      ↑      ↓      ↑      ↓      ↑      ↓      ↑      ↓
             边沿1  边沿2  边沿3  边沿4  边沿5  边沿6  边沿7  边沿8  边沿9  边沿10

输入 D：      --1--0--1--1--0--1--0--0--...
            (稳定在某个时间)

输出 Q1:     X    -> 1       -> 1       -> 0       -> 0       -> ... (在上升沿更新)
            在复位或初始状态（X），第一个上升沿（边沿1）之后不久，Q1变为采样到的 D 值（1）。
            边沿3（上升沿）之后不久，Q1变为采样到的 D 值（1）。
            边沿5（上升沿）之后不久，Q1变为采样到的 D 值（0）。
            边沿7（上升沿）之后不久，Q1变为采样到的 D 值（0）...

输出 Q2:     X       -> 0       -> 1       -> 1       -> 0       -> ... (在下降沿更新)
            边沿2（下降沿）之后不久，Q2变为采样到的 D 值（0）。
            边沿4（下降沿）之后不久，Q2变为采样到的 D 值（1）。
            边沿6（下降沿）之后不久，Q2变为采样到的 D 值（1）。
            边沿8（下降沿）之后不久，Q2变为采样到的 D 值（0）...

重要说明：

Q1 和 Q2 速率减半： 输入数据 D 在一个时钟周期 T 内传输了两个比特。Q1 和 Q2 各自在一个时钟周期 T 内传输一个比特，并且它们都是在系统时钟 C 的速率下运行。
时钟相位（CE）： I-DDR 需要时钟相位稳定（通常由外部时钟源保证）。如果需要使用内部全局时钟（BUFG），通常会结合 IDELAY 等原语精细调整相位。
控制和复位（R，S）： I-DDR 通常有异步复位(R)和/或置位(S)端口。它们不直接显示在核心数据传输时序图上，但影响初始状态或强制输出状态。
实际设计： 实际项目中，需要仔细约束 D 相对于 C 的输入延迟，以确保建立和保持时间在芯片的工作条件下都能满足。
仿真： 在仿真时，Tc2q 会表现出来，在时钟事件之后 Q1/Q2 才会更新。

简而言之，I-DDR 时序图展示了输入数据 D 如何在同一个源时钟 C 的两个边沿（上升沿和下降沿） 被采样，并分时输出到两个并行的端口 Q1（上升沿数据）和 Q2（下降沿数据）上，实现了数据的双倍速率接收。要保证其可靠工作，D 必须满足相对于 C 边沿的建立时间(Tsu)和保持时间(Th)。