FPGA收音机

以下是关于 FPGA 收音机 的全面解析，涵盖原理、实现方式、关键技术及示例方案：

1. 核心原理：FPGA 实现无线电接收

FPGA（现场可编程门阵列）通过数字信号处理（DSP）技术替代传统收音机的模拟电路，实现以下流程：

射频接收：通过天线捕获无线电信号（AM/FM 等）。
模数转换（ADC）：将模拟信号转为数字信号。
数字下变频（DDC）：在 FPGA 内进行混频、滤波，提取目标频段。
解调：执行 AM（包络检波）或 FM（鉴频）等数字解调算法。
音频输出：将解调后的数字信号经 DAC 转为模拟音频。

2. 实现方案

方案一：FPGA + 射频前端芯片

硬件组成：
- 射频前端：专用芯片（如 RTL-SDR 的 RTL2832U）接收射频信号并 ADC 采样。
- FPGA：处理数字信号（如 Xilinx Artix-7、Intel Cyclone 系列）。
- 音频输出：通过 I2S 接口连接 DAC/音频编解码器（如 WM8731）。

工作流程：

graph LR
A[天线] --> B[射频前端 ADC]
B --> C[FPGA 数字处理]
C --> D[DAC]
D --> E[扬声器]

方案二：全 FPGA 软核收音机

高级 FPGA（如 Zynq-7000）集成射频 ADC，直接在可编程逻辑中实现：
- 关键模块：
- NCO（数控振荡器）生成本振频率。
- CIC/FIR 滤波器链降低采样率。
- 解调算法（如 FM 的极性鉴频器）。
- 资源消耗：约 10-20% DSP 切片 + 块 RAM（取决于采样率）。

3. 关键技术详解

(1) 数字下变频（DDC）

混频器：数字本振信号（NCO）与输入信号相乘，频谱搬移至基带。
抽取滤波：
- CIC 滤波器：高效降采样（减少数据量）。
- FIR 补偿滤波器：修正 CIC 通带衰减。

示例代码（Verilog 片段）：

module mixer(input clk, input [11:0] adc_data, output [15:0] i_out, q_out);
reg [31:0] phase_accum;
wire [15:0] sin, cos;

always @(posedge clk) phase_accum <= phase_accum + 32'h1000; // NCO 相位累加

nco_lut nco(.clk(clk), .phase(phase_accum[31:24]), .sin(sin), .cos(cos));

// 混频：I = adc_data * cos, Q = adc_data * sin
assign i_out = $signed(adc_data) * $signed(cos) >>> 14;
assign q_out = $signed(adc_data) * $signed(sin) >>> 14;
endmodule

(2) 解调算法

AM 解调：计算复信号的模值 sqrt(I² + Q²) → 包络提取。
FM 解调：
- 差分相位计算：Δθ = arctan(Q/I) - arctan(Q_prev/I_prev)。
- 简化实现：Δθ ≈ (I * dQ - Q * dI) / (I² + Q²)。

4. 开发工具与开源项目

工具链：
- Xilinx Vivado（VHDL/Verilog）。
- MATLAB/Simulink 模型导出为 HDL 代码。
开源参考：
- HPSDR：高性能 SDR 项目（支持 FPGA 处理）。
- RTL-SDR 进阶：修改 FPGA 逻辑实现自定义解调（如接收 NOAA 卫星图像）。