以下是对 DRAM 制程（制造工艺） 的中文详解，涵盖核心技术、关键步骤和发展趋势：

一、DRAM 制程的核心目标

在单位面积内集成更多存储单元（Memory Cell），同时保证电容电荷稳定性和读写速度。每个存储单元由 1 个晶体管（Transistor） + 1 个电容（Capacitor） 构成（即 1T1C 结构）。

二、关键工艺挑战

1. 电容挑战
   DRAM 电容需在纳米级尺寸下存储足够电荷（约 10~30 fF），电容结构必须立体化：

   • 沟槽电容（Trench Capacitor）：在硅晶圆上蚀刻深孔（深宽比 > 50:1），填充高介电常数材料（如 ZrO₂）。
   • 堆叠电容（Stacked Capacitor）：在晶体管上方多层堆叠金属-绝缘层（如 TiN/Al₂O₃/TiN），增加表面积。

   ? 微缩瓶颈：电容高度随制程进步需持续增加（如 15nm 制程中电容高达 2μm），否则电荷量不足导致数据丢失。

2. 晶体管微缩
   DRAM 晶体管需极低漏电流（防止电容漏电），常用 Recess Channel Transistor（凹槽通道晶体管）：

   • 在硅中蚀刻 U 型沟道，增加栅极控制面积。
   • 使用高 K 金属栅（HKMG）提升电控效率。

3. 精密对准（Overlay）
   先进节点（1x nm 以下）需 EUV 光刻 实现纳米级对准精度，误差 < 2nm，否则电容与晶体管连接失效。

三、DRAM 制程演进

✅ 注：DRAM 制程命名（如 1x, 1y, 1z）与实际物理尺寸无直接对应，仅代代表技术迭代。

四、三大厂商技术路线

1. 三星（Samsung）

   • 主推 堆叠电容 路线，采用 HKMG 晶体管 + EUV（1α nm 以下用 5 层 EUV）。
   • 最新技术： V-NAND 融合型 DRAM（如 HBM3E 用 TSV 堆叠）。

2. SK 海力士（SK Hynix）

   • 开发 PUC（Peri Under Cell）：逻辑电路置于存储单元下方，提升密度。
   • 1β nm 节点用 多重图形化（MP） + EUV 减层策略。

3. 美光（Micron）

   • 力推 沟槽电容 + HKMG 晶体管。
   • 1β nm 采用 替代金属栅（RMG） 降低电阻，通过 CMP 控制关键尺寸。

五、未来趋势

1. 材料革新

   • 电容绝缘层：从 Al₂O₃ 转向更高 κ 值材料（如 SrTiO₃, k>80）。
   • 电极材料：用氮化钛（TiN）替代多晶硅，降低电阻。

2. 三维集成（3D DRAM）

   • 堆叠存储单元至晶体管上方，如美光 3D Matrix 技术（类似 3D NAND）。

3. EUV 深度应用

   • 1γ nm（~10nm）需更多 EUV 层（>10 层），推动 NA=0.55 高数值孔径 EUV。

4. 存算一体架构

   • HBM（高带宽内存）通过 硅通孔（TSV） 垂直堆叠，提升带宽（如 HBM4 目标 2TB/s）。

六、常见问题

Q1: 为何 DRAM 制程数字比逻辑芯片（如 CPU）大？
A: DRAM 因电容占用面积，物理微缩更困难。CPU 的 3nm 相当于 DRAM 的 1x nm 级别。

Q2: 制程微缩对性能的影响？

• 优势：容量密度提升（1β nm 比 1α 提高 35%），功耗下降（相同带宽下降低 20%）。
• 挑战：电容漏电增加，需刷新率提升（从 64ms 升至 32ms）。

附：关键术语表

如需特定工艺细节（如电容蚀刻步骤、EUV 掩模设计），可进一步深入探讨！