以下是 STM32 微控制器外部晶振电路在 PCB 设计中的关键注意事项（中文版）：

1. 布局优先 - 靠近芯片放置

• 核心原则： 将晶振（Xtal）和负载电容（C_L1, C_L2）尽可能靠近 STM32 的 OSC_IN 和 OSC_OUT 引脚放置。
• 目的： 最小化连接走线的长度，减少寄生电容、电感，降低噪声耦合和信号衰减风险，提高稳定性。

2. 走线设计 - 短、直、对称、等长

• 短而直： 晶振引脚到 MCU 引脚以及到负载电容的走线尽量短且直，避免不必要的弯曲。
• 对称与等长： OSC_IN 和 OSC_OUT 的走线长度尽量相等，并保持对称布局。这有助于维持信号完整性。
• 避免过孔： 强烈建议 不要在晶振和负载电容的连接走线上使用过孔。过孔会引入额外的寄生电感和电容。
• 线宽： 使用适当的线宽（通常 8-15mil），避免过细导致阻抗问题。

3. 地平面与隔离

• 完整地平面： 在晶振电路下方（PCB 的相邻层）提供一个完整、连续的地平面 (GND Plane)。这是提供低阻抗回流路径和屏蔽的关键。
• 隔离地环绕： 用 GND 走线或铜皮将晶振、负载电容及其连接走线包围起来（Guard Ring），形成一个局部的“安静”区域，隔离外部噪声（尤其是数字开关噪声）。
• 避免切割： 严禁 在晶振电路下方的地平面区域开槽或走其他信号线，这会破坏回流路径并增加 EMI。

4. 远离噪声源与敏感源

• 远离高速数字信号： 将晶振电路远离 数字开关噪声源（如高速时钟线、数据总线、开关电源电路、电感、继电器、电机驱动等）。
• 远离模拟/射频电路： 同样要远离 敏感的模拟电路（如 ADC、DAC、运放）或射频电路，避免晶振噪声干扰它们，反之亦然。
• 远离板边和连接器： 尽量将晶振放在 PCB 中央区域，远离板边和 I/O 连接器，减少外部干扰耦合和可能的辐射。

5. 负载电容 (C_L1, C_L2) 布局

• 紧靠晶振引脚： 两个负载电容必须直接、就近 连接到晶振的相应引脚和地。它们的接地端应通过短而宽的走线连接到主地平面（优先）或晶振下方的局部地岛。
• 对称连接： 电容的布局和走线应尽量对称。
• 电容值选择： 严格根据晶振规格书要求的负载电容 (C_L) 和 STM32 芯片引脚寄生电容 (C_stray, 通常 2-5pF) 计算得出。公式：C<sub>L1</sub> = C<sub>L2</sub> ≈ 2 * (C<sub>L</sub> - C<sub>stray</sub>)。使用高精度、低 ESR 的 NPO/C0G 陶瓷电容。

6. 电源滤波

V_DD 引脚滤波：如果晶振电路附近有为 STM32 或其他相关电路供电的 V_DD 走线，应在靠近 V_DD 引脚处放置一个 10nF~100nF 的陶瓷去耦电容 到地，以滤除电源噪声。

7. 避免铜皮/走线在晶振下方

• 信号层： 在晶振本体正下方的 PCB 层（所有信号层），不要 布置任何信号走线或铺铜（除了必要的晶振连接线和地屏蔽）。
• 电源层： 避免在晶振正下方布置电源平面。如果无法避免，确保该电源平面非常安静（如模拟 V_DDA）且与晶振之间有完整地平面隔离。
• 目的： 减少寄生电容耦合和可能引入的噪声。

8. 外壳接地 (可选但推荐)

• 如果晶振有金属外壳，可以考虑通过一个 1MΩ 电阻 或一个 小电容 (几 pF) 将其连接到地平面。这有助于泄放静电和提供额外屏蔽。需评估是否影响晶振性能。

9. 测试点预留 (调试用)

• 在 OSC_IN 和 OSC_OUT 信号线上（靠近 STM32 端）预留小的测试点，方便用示波器探头测量波形（使用 10x 探头，避免过重负载影响振荡）。测试点要小，避免引入额外电容。

总结关键点 (务必做到)

1. 紧靠芯片： 晶振+电容紧贴 STM32 OSC 引脚。
2. 短直等长： 走线最短、最直、对称等长，禁用过孔。
3. 完整地平面： 正下方完整地，禁止切割。
4. 隔离保护： GND Guard Ring 包围隔离。
5. 电容就近接地： 负载电容紧靠晶振引脚，**短路径接地。
6. 远离噪声源： 远离数字开关、电源、模拟电路、板边。

遵循这些规则能极大提高 STM32 外部晶振电路的启动可靠性和时钟信号稳定性，减少系统故障风险。设计完成后务必使用示波器检查晶振波形（幅度、频率、稳定性）。