在PCB设计中，设置等长布线（长度匹配） 通常在以下关键场景下是必需的：

1. 高速并行总线：

   • DDR (DDR2, DDR3, DDR4, DDR5等) 内存接口： 这是最常见的应用。数据线组、地址/命令线组、控制线组内部必须严格等长。数据线组（DQ/DQS/DM）之间也需要匹配，地址/命令/控制线组（A/CK/CKE/CS/ODT等）之间也需要匹配。这是确保严格时序关系（建立时间/保持时间）的关键。
   • 其他高速并行接口： 如某些高速ADC/DAC接口、FPGA到FPGA的连接、某些并行显示接口（如LVDS并行接口）等。当数据和时钟（或选通信号）之间的时序裕量非常小时，就需要对相关信号组进行长度匹配。

2. 差分对内部：

   • USB (2.0, 3.x), PCIe, SATA, HDMI, DisplayPort, MIPI, LVDS, Etherne (1000Base-T及以上)： 任何高速差分信号（如USB的D+/D-， PCIe的TX±/RX±）都需要确保差分对内部的两根信号线（P和N）长度相等。这是差分信号工作（抗干扰、保证信号完整性）的基础。不等长会破坏信号的共模抑制能力，引入噪声和抖动。
   • 高速时钟差分对： 同样需要内部严格等长。

3. 多个差分对之间：

   • 多通道高速串行接口： 例如 PCIe x4（4对差分收发通道）、多通道SerDes接口、多通道MIPI D-PHY/C-PHY接口等。不仅每个差分对内部要等长，同一组通道（如所有发送通道TX0±, TX1±, TX2±, TX3±）之间也需要进行长度匹配（通常允许稍宽松一点的公差）。这是为了保证多个通道之间的信号同步到达（通道间偏斜）。

4. 关键时钟网络：

   • 多个接收端的同步时钟： 当同一个时钟源需要驱动多个芯片（如多个FPGA、多个DDR颗粒）时，为了确保时钟信号尽可能同时到达所有接收端，减少时钟偏斜，需要对这些时钟走线进行长度匹配（树形或星形结构）。
   • 相关的时钟信号： 例如，在DDR设计中，不同通道的主时钟（CK/CK#）之间有时可能需要匹配。

5. 需要严格同步的信号组：

   • 任何一组在时序上需要紧密同步的信号都可以考虑进行长度匹配，以减少它们之间的传播延迟差异。例如，一组控制信号需要同时到达某个逻辑门。

判断是否需要等长的主要依据：

• 信号速率/频率： 速率越高（上升/下降时间越短），信号对传输线长度差异越敏感。
• 时序裕量： 系统时序要求越严格（Setup/Hold Time裕量越小），长度差异对时序的影响越大。
• 接口规范： 相关接口标准（如JEDEC DDR标准、USB规范、PCIe规范）会明确规定哪些信号组需要匹配以及匹配的公差要求（如±X mil 或 ±X ps）。
• 信号类型： 差分对内部匹配是强制要求；并行总线数据组、地址组匹配是常见要求。
• 系统架构： 多点分支的时钟或控制信号通常需要匹配。

相反，以下情况通常不需要等长：

• 低速信号： 如按键、LED指示灯、复位信号（除非是高速差分复位）、电源、普通低速GPIO等。它们的时序裕量很大，长度差异（在合理范围内）不影响功能。
• 非关键的模拟信号（某些情况下）： 但需要注意阻抗控制和避免干扰。
• 不同功能域的信号： 例如，不需要把DDR的数据线和USB的差分线等长。

总结： 设置等长布线的核心目的是控制信号传播延迟的差异，确保关键时序关系得以满足或差分信号的完整性得以维持。当你设计高速数字电路（尤其是涉及高速并行总线、高速串行差分信号或多通道接口）时，就需要重点关注信号等长问题。务必参考器件数据手册和接口规范的具体要求。

关键术语： 等长，长度匹配，时序匹配，信号完整性，高速设计，差分对，DDR，并行总线，串行接口，时钟偏斜。