pcb哪些需要等长布线

在 PCB 设计中，等长布线主要用于满足高速数字信号的时序要求，确保相关信号在预期的时间窗口内到达接收端，避免建立时间或保持时间违例，从而保证系统稳定工作。以下是最常见的需要进行等长布线的场景：

差分信号对内部：
- 最重要、最常见的要求。 例如 USB (2.0/3.x)、HDMI、DisplayPort、PCIe、SATA、Ethernet (如 1000BASE-T, 10GBASE-T)、MIPI D-PHY/C-PHY、LVDS、DDR 的 DQS/DQSn、时钟差分对等。
- 原因： 差分信号依靠两条互补信号的电压差来判断逻辑值。如果两条线长度不等，信号边沿到达时间不同（相位差），会严重破坏共模抑制比，增加信号抖动和噪声，降低信噪比和眼图质量，甚至导致误码。
DDR (SDRAM) 内存接口：
- 地址/命令/控制线组： 同一“组”内的所有地址线 (A0-An)、命令线 (如 /RAS, /CAS, /WE)、控制线 (如 /CS, CKE, ODT) 通常需要彼此等长或长度差控制在很小的容限内 (通常几十 mils 或 ps)。
- 数据线组与对应的 DQS： 每个字节通道 (通常是 8 bit 或 9 bit 包含 ECC) 内的所有数据线 (DQ0-DQ7/DQ8) 必须与它们对应的数据选通信号 (DQS/DQSn) 严格等长或控制在极小的容限内 (通常几 ps 或十几 mils)。这是 DDR 设计中最严格的等长要求。
- 原因： DDR 采用源同步时序，数据捕获依靠随数据一起传输的 DQS 信号。地址/命令/控制信号需要同步于时钟 (CK/CKn)。严格的等长确保所有信号在同一时钟边沿或 DQS 边沿被正确采样。
高速并行总线：
- 如 PCI、PCI-X (虽然现在较少见，但原理适用)、某些高速并行 ADC/DAC 接口、FPGA 间的高速并行互联等。
- 同一字节通道/总线组： 一组同时传输数据的信号线（如 8位、16位、32位数据总线）通常需要彼此等长或长度差控制在一定范围内。它们对应的选通信号 (Strobe) 或时钟信号 (Clock) 与该组也需要满足特定的长度关系（有时等长，有时有固定偏移）。
- 原因： 确保同一时钟周期内传输的所有数据位在同一时刻到达接收端，避免接收端采样到数据位偏移导致的错误。
时钟信号网络：
- 多目的地时钟： 当一个时钟信号需要驱动多个芯片或模块（尤其是同步逻辑）时，到达各个接收端的时钟路径长度应尽量相等。这称为“时钟树平衡”。
- 原因： 最小化时钟偏移。如果时钟到达不同芯片的时间差异过大，会破坏系统同步性，导致时序错误。
源同步时序系统中的数据组与选通信号：
- 除了前面提到的 DDR 的 DQ 与 DQS，其他采用源同步时序的高速接口（如某些摄像头传感器接口、高速串行解串器的并行侧）中，数据信号组与其伴随的选通信号 (Strobe) 之间通常有严格的等长或固定长度偏移的要求。
- 原因： 选通信号用于指示数据有效窗口的中心点。数据信号与选通信号的长度匹配关系直接决定了采样点是否在数据有效窗口内。
FPGA/ASIC 的高速 I/O 接口：
- 当 FPGA 或 ASIC 与高速外设（如高速 ADC、DAC、其他处理器、高速存储器）连接时，其接口信号（数据、地址、控制、时钟、差分对）通常都需要根据器件的数据手册 (Datasheet) 或接口规范 (如 JESD204B/C) 的要求进行严格的长度匹配设计。

总结关键点：

核心目的： 满足时序裕量要求，保证信号完整性，避免误码。
关注点： 差分对内部、同一时序组内的信号（如 DDR 的地址组、数据字节组）、数据组与其选通信号、多路时钟分配。
依据： 必须严格遵守芯片制造商提供的数据手册 (Datasheet) 或接口标准规范（如 JESD79 DDR, PCIe Base Spec, USB Spec 等）中规定的长度匹配要求（包括容差，单位为长度 mil/mm 或时间 ps）。
工具： PCB 设计软件通常提供强大的等长约束设置（Net Class, Match Group, XSignals）和等长绕线（Tuning/Snake）功能来实现。

简单记忆： 凡是涉及到高速传输、对时序要求极其严格、采用了差分传输或源同步时序的信号，都需要仔细考虑并实施等长布线。具体到设计时，查阅器件手册是第一步也是最重要的一步。 手册会明确告诉你哪些信号组需要等长以及允许的长度公差是多少。