以下是关于 EDP接口（Embedded DisplayPort）在PCB设计中的关键要点，供硬件工程师参考：

核心设计要点

1. 阻抗匹配

   • 差分对阻抗：100Ω ±10%（单端50Ω）。
   • 优先使用 4层以上PCB，确保参考层完整（GND平面相邻）。
   • 阻抗计算工具：推荐 Polar SI9000 或 Altium 阻抗管理器。

2. 差分对布线规则

   • 等长控制：组内差分对长度偏差 ≤5mil（0.127mm），组间（如CLK对与DATA对）偏差 ≤50mil（1.27mm）。
   • 间距要求：
     • 差分对内间距（S）：按阻抗要求设定（通常4~6mil）。
     • 差分对间间距 ≥3倍线宽（如20mil以上），避免串扰。
   • 避免直角走线：采用45°或圆弧拐角。

3. 参考层处理

   • 禁止跨分割：确保差分线下方的GND平面完整无割裂。
   • 换层时在过孔旁 添加GND回流过孔（每对差分线至少1对回流孔）。

4. ESD与电磁兼容

   • 接口附近放置 TVS二极管阵列（如TPD4E05U06），接地路径短直。
   • 避免在连接器下方走敏感信号线，防止耦合干扰。

叠层与材料建议

注意：高速线尽量走在 L1层（表层微带线），缩短stub效应。

布局与滤波

• 去耦电容：
  • 接口电源引脚就近放置 0.1μF+1μF MLCC电容（如0402封装）。
• 共模滤波器（可选）：
  若EMI测试超标，在数据线串联 100Ω@1GHz 共模扼流圈（如DLW21SN系列）。

生产与测试要求

• 走线长度：严格控制在 10cm以内（1.2Gbps以上速率）。
• 测试点：
  • 添加差分测试点（≤1mm直径焊盘），对称放置于接收端附近。
  • 避免测试点引入stub（采用背面via或隐藏式测试点）。
• 标注说明：
  在PCB上明确标注 "EDP差分线：100Ω阻抗"，提醒板厂重点控制。

常见错误规避

• ❌ 错误：差分对绕线导致长度差过大 → 时序紊乱
• ❌ 错误：参考层不连续 → 阻抗突变，信号反射
• ❌ 错误：未做包地处理 → EMI辐射超标

设计验证建议

1. 使用 SI/PI仿真工具（如HyperLynx）检查眼图裕量。
2. 实物测试：
   • TDR（时域反射计）验证阻抗连续性。
   • 眼图测试（≥200 mV眼高余量为佳）。

遵循上述规则可确保EDP在 4K@60Hz 等高速场景稳定工作。若涉及超高速设计（如eDP 1.4以上），需进一步优化叠层与损耗控制。