以下是针对 STM32微控制器PCB设计 的中文关键要点总结，涵盖核心设计原则和注意事项：

一、核心器件布局

1. STM32主控

   • 优先放置于中心位置，远离热源和高频干扰源（如电源模块、电机驱动）。
   • 晶振紧贴主控（距离 ≤10mm），下方禁止走线，用地平面隔离。

2. 电源区域

   • 电源模块（LDO/DCDC）靠近板边输入接口，输入/输出电容按 “先大后小” 原则布局（如：10μF → 0.1μF → 0.01μF）。
   • 电源路径： 输入电容 → 电源芯片 → 输出电容 → STM32，路径短而粗。

3. 关键外围电路

   • 复位电路、Boot引脚（如BOOT0下拉）靠近主控，避免被干扰。
   • 模拟部分（ADC参考电压、传感器接口）与数字区域分开，用地槽或磁珠隔离。

二、电源完整性（PI）设计

1. 分层策略

   • 四层板推荐层叠：
     Top（信号）→ GND平面 → Power平面 → Bottom（信号）
   • 两层板： 使用“网格地”填充，电源走线加宽（≥20mil）。

2. 退耦电容设计

   • 每个电源引脚（VDD/VSS）配 0.1μF陶瓷电容，位置 ≤3mm。
   • 核心电压（如VCAP）按手册要求添加 2.2μF电容（禁用磁珠/电感）。

3. 电源分割

   • 数字电源（VDD）与模拟电源（VDDA）独立供电，通过磁珠（如600Ω@100MHz）或0Ω电阻单点连接。
   • VDDA引脚增加 10μF + 0.1μF 组合电容，优先使用LDO供电。

三、信号完整性（SI）设计

1. 高频信号（USB/CAN/SPI）

   • USB DP/DM： 差分走线（阻抗90Ω±10%），等长公差 ≤10mil。
   • 高速信号（＞50MHz） 避免换层，减少过孔，参考完整地平面。

2. 时钟电路

   • 晶振外壳接地，走线成 类差分 结构（长度对称，包地处理）。
   • 远离板边、电源及高速信号线。

3. ADC设计

   • 模拟输入信号用地包围，避免平行长距离数字走线。
   • 参考电压引脚（VREF+）加 1μF+0.1μF 电容，直接连ADC电源。

四、接地设计

1. 地平面分割

   • 数字地（DGND）与模拟地（AGND）单点连接（通常在ADC下方）。
   • 避免敏感电路（晶振、ADC）跨分割区。

2. 过孔缝合

   • 地平面边缘每 λ/10（λ为最高频率波长）打接地过孔（如1GHz信号，间距≤15mm）。
   • 板边每 100mil 增加接地过孔阵列，抑制边缘辐射。

五、调试与生产优化

1. 调试接口

   • SWD接口（SWDIO/SWCLK） 预留10kΩ上拉电阻，走线短直。
   • 预留串口（TX/RX）测试点，避免复用引脚冲突。

2. DFM（可制造性）

   • 阻容封装避免0402以下（优先0603/0805），减少手工焊接难度。
   • 芯片下方预留 散热过孔（直径0.3mm，阵列间距2mm）。

六、检查清单

• 电源： 所有VDD/VSS引脚是否都有退耦电容？VDDA是否独立滤波？
• 复位： NRST引脚是否有10kΩ上拉？走线是否短（≤5cm）？
• 时钟： 晶振是否包地？负载电容接地路径是否直接？
• Boot模式： BOOT0是否通过10kΩ下拉到GND（默认启动Flash）？
• ADC： 模拟输入是否远离数字噪声？VREF+是否稳定？

常见错误案例

• ❌ 退耦电容距离MCU过远（＞5mm）→ 高频噪声抑制失效。
• ❌ 晶振下方走信号线 → 时钟抖动增大。
• ❌ USB未做90Ω差分阻抗 → 数据传输错误。
• ❌ 未隔离模拟/数字地 → ADC采样值跳变。

推荐工具：

• 阻抗计算：Saturn PCB Toolkit
• 层叠设计：Polar SI9000
• 检查：STM32CubeMX引脚配置 + Altium Designer DRC规则

设计目标： 在成本可控下，优先满足 电源纯净度 > 信号质量 > 布局紧凑度。
根据具体型号（如STM32F4/F7/H7）调整高速设计细节（如SDRAM布线等长组）。