在 Cadence Allegro PCB Editor 中修改线间距（走线与走线之间、走线与形状之间等的距离），主要是通过设置或修改 设计约束规则（Design Constraints） 来实现的。以下是详细步骤：

?核心方法：通过约束管理器（Constraint Manager）设置间距规则

1. 打开约束管理器：

   • 在 Allegro PCB Editor 主菜单中，点击 Setup -> Constraints -> Constraint Manager。或者使用快捷键 Ctrl+Shift+G。
   • 这将打开核心规则设置界面。

2. 定位到间距规则：

   • 在 Constraint Manager 左侧的树状结构中，展开 Physical 部分。
   • 在展开的 Physical 下，选择 Physical Constraint Set。
   • 在右侧区域，你会看到标有 All Layers 的工作表标签（Sheet）。点击它。
   • 在 All Layers 工作表中，找到名为 LINE 的行（这代表通用的走线间距设置）。

3. 修改默认间距值：

   • 在 LINE 行下，找到名为 Spacing 的列。
   • 在此列对应的单元格中，直接输入你希望设定的 最小线间距值（例如 8mil、0.2mm）。
   • 重要： 这个值设置的是“网络到网络”之间（即不同网络的对象之间）的最小间距。
   • 按回车键确认输入。

4. 设置特定对象类型间的间距（可选但推荐）：

   • Line 行设置的是通用的“走线到走线”间距。
   • 为了规则更精确或满足特定要求，你通常需要设置其他对象类型间的间距：
     • LINE to SHAPE： 走线到铜皮（动态或静态铜）的最小间距。
     • SHAPE to SHAPE： 铜皮到铜皮的最小间距。
     • PIN to PIN： 器件引脚焊盘到引脚焊盘的最小间距（通常在封装设计时就需考虑，PCB设计时也可能细化）。
     • PIN to LINE： 器件引脚焊盘到走线的最小间距。
     • PIN to SHAPE： 器件引脚焊盘到铜皮的最小间距。
     • VIA to X： 过孔到其他对象（LINE, SHAPE, PIN, VIA）的最小间距。
   • 在 All Layers 工作表下，找到对应的行（如 LINE - SHAPE），然后在 Spacing 列输入所需的最小间距值。
   • Same Net Spacing： 如果需要设置 同一网络内 的对象（如铺铜时同一网络的Shape拐角间距、蛇形线的间距）的最小间距，则查看这些行下的 Same Net Spacing 列并进行设置。

5. 应用到特定网络或网络类（可选但常见）：

   • 上面步骤 2-4 设置的是 默认（Default） 的物理约束集（Physical Constraint Set），它会应用到所有没有特别指定规则的网络。
   • 要为特定的一组网络（例如电源网络、高速差分线）设置 不同的 间距规则：
     • 在 Constraint Manager 左侧树状结构中，展开 Net 部分。
     • 展开 Physical -> Physical Constraint Set。
     • 在右侧的工作区域，找到你想要应用特殊规则的一个 网络（Net） 或一个 网络类（Net Class）。
     • 在其对应的 Referenced Physical CSet 列单元格中，点击下拉箭头。
     • 选择 Create Physical CSet... 创建一个新的物理约束集（例如命名为 POWER_SPACING），或者选择一个已存在的、不同于默认的约束集。
     • 选中新创建或选中的约束集（在上方的 Physical Constraint Set 列表中找到它）。
     • 然后像步骤 3 和 4 一样，在 All Layers 工作表下为该约束集设置你需要的、更宽（或更窄）的间距值。
     • 现在，这个特殊间距规则就应用到你所选的网络或网络类上了。它们的优先级高于默认规则。

6. 保存规则设置：

   • 在 Constraint Manager 中进行修改后，点击顶部工具栏的 ✓ (Checkmark) 或 File -> Check 按钮检查规则是否有语法错误（通常自动检查，这一步常可省略）。
   • 确认无误后，关闭 Constraint Manager 窗口。规则会自动保存到当前的 PCB 设计文件中。

7. 生效与检查：

   • 规则设置完成后：
     • 新的布线操作 将自动遵守这些最小间距规则。
     • 对于 已存在的布线，Allegro 会在 DRC（Design Rule Check） 时检查其是否符合新规则。
   • 运行 DRC 检查：点击菜单 Tools -> Quick Reports -> DRC Report。查看报告是否有间距违规（Spacing Constraint）。
   • 在布线过程中，实时 DRC (Status 窗口中的 DRC 选项) 会阻止你放置违反间距规则的走线。

? 其他相关操作（辅助修改）：

• 修改区域规则（Region Constraints）： 如果需要在板子的特定区域（如高密度区域、边缘接口区）应用不同的（通常是更严格的）间距规则。
  • 首先在 Constraint Manager 的 Physical Constraint Set 区域创建一个特殊的约束集（如 HIGH_DENSITY_SPACING），设置更小的间距值。
  • 在 PCB Editor 主界面，点击菜单 Setup -> Constraints -> Constraint Regions -> Create Region。
  • 在板子上绘制一个多边形区域。
  • 打开 Constraint Manager，找到 Region 部分（可能与 Physical 同级或在 Physical 下），将你创建的区域与那个特殊的约束集关联起来。位于该区域内的对象将遵循 HIGH_DENSITY_SPACING 规则。
• 手动调整单根走线间距：
  • 使用 Slide 命令（菜单 Route -> Slide 或工具栏按钮）：选择一根走线，拖动它来调整与相邻走线的距离。拖动时，实时 DRC 会确保你不违反最小间距规则（如果开启的话）。这是对局部间距进行微调的主要方法。

✅ 关键要点总结：

1. 核心在约束管理器： 修改线间距的本质是设置 Physical Constraint Set 中的 Spacing 值。
2. 区分对象类型： 不仅要设置 LINE to LINE，还要设置 LINE to SHAPE, SHAPE to SHAPE 等关键间距。
3. 区分默认与特殊规则： 通过物理约束集（CSet）和引用关系，为不同网络/区域设置不同间距。
4. DRC 是保障： 设置规则后务必运行 DRC 检查现有布线和后续布线是否合规。
5. 手动微调用 Slide： 局部调整用 Slide 命令配合实时 DRC。

遵循这些步骤，你就可以在 Cadence Allegro 中有效地管理和修改 PCB 设计的线间距规则了。?