在PCB设计中，“走线分支”指的是一条信号线分成两条或多条路径的情况。这通常发生在需要将一个信号源连接到多个负载（或多个输入连接到一个输出）的场景中。

处理分支时需要格外谨慎，尤其是在高速数字电路（如DDR内存、高速SerDes接口、时钟线） 和模拟高频电路（如射频） 中，因为分支会带来以下问题：

1. 阻抗不连续：
   • 信号线通常设计为特定的特性阻抗（如50Ω、75Ω、100Ω差分）。当走线分叉时，在分支点处的阻抗会发生变化（通常会降低）。这种阻抗突变会导致信号反射，反射波与原始信号叠加后可能引起波形畸变（振铃、过冲、下冲），降低信号质量和时序裕量。
2. 信号延时差异（Skew）：
   • 分支后的各条路径长度通常不等或在分支点后走线拓扑不同（可能与过孔、连接器、负载输入电容等交互）。这会导致信号到达各个分支末端的时间不一致（即Skew）。对于需要严格同步的并行总线（如DDR地址/命令/控制总线）或差分对，过大的Skew会导致时序错误。
3. 信号衰减：
   • 分支点会将信号能量分配到不同的路径上。对于驱动能力有限的源端，分配到每个分支的能量会减少，可能导致信号幅度在末端达不到阈值要求，尤其是在驱动多个高输入电容器件时。
4. 容性负载倍增：
   • 分支点将多个负载的输入端电容（以及走线本身的寄生电容）并联在了一起。这等效于增加了源端驱动器的容性负载，可能导致：
     • 信号上升/下降时间变慢。
     • 驱动器功耗增加、发热。
     • 在最坏情况下驱动器无法驱动负载。
5. 串扰（Crosstalk）风险增加：
   • 分支点通常需要额外的走线空间，可能会迫使走线更靠近其他敏感信号线，增加了串扰的风险。

常见的PCB走线分支结构

1. T型分支（T-Junction/T-Tap）：
   • 最常见的形式。 主干线（Trunk/Stem）上分出一条或多条分支（Branch/Tap），形成“T”或“+”字形。
   • 优点： 布线简单直接。
   • 缺点： 分支点阻抗不连续最严重（通常阻抗低于主干线）。主干线和各分支的长度差异容易引起Skew。分支点是潜在的反射源。
   • 适用场景： 对信号完整性要求不高的低速数字信号（如GPIO、按键扫描线）；电源/地网络（但需考虑载流能力）；或者作为树型结构的末端分支。
   • 设计要点：
     • 尽量避免在高速线上使用。
     • 限制分支长度（越短越好），避免形成“Stub”（残端）。
     • 分支点避免使用直角或锐角弯曲。
2. Y型分支（Y-Junction）：
   • 主干线在分支点处对称地分成两条路径，形成“Y”字形。
   • 优点： 相对于T型分支，阻抗不连续性能稍好一些（特别是如果分支对称且长度相等），Skew在对称路径上可能较小。
   • 缺点： 布线空间占用稍多。如果负载不对称或分支长度不等，优点会被削弱。分支点仍然是阻抗不连续点。
   • 适用场景： 需要将信号分成两路的中低速对称负载（如某些时钟分发）。
3. 树型结构（Tree Structure / Fly-By）：
   • 特别适用于需要驱动多个并联负载（尤其是内存颗粒，如DDR3/4/5）的场景。
   • 结构： 信号从源端（如内存控制器）出发，串联地依次经过每一个负载（内存颗粒）。信号线在到达每个负载时进行分支（Tap），连接到该负载的输入引脚。主干线（称为“菊花链”）会继续延伸到下一个负载。最后一个负载处的主干线通常需要一个端接电阻（RT）。
   • 优点：
     • 负载均衡： 信号时序按顺序到达每个负载，可以精确控制到达每个负载的飞行时间（Flight Time）差异。
     • 阻抗控制： 主干线保持连续的阻抗控制到端接电阻。分支（Tap）通常设计得非常短（Stub很短），以最小化分支点的影响。
     • 反射控制： 末端端接（RT）吸收信号反射。
     • Skew控制： 通过精确控制主干线长度和分支长度（通常是负载引脚到主干线焊盘的距离），可以实现非常小的负载间Skew。
   • 缺点： 布线相对复杂，需要精确的长度匹配计算和控制（包括分支长度）。需要额外的端接电阻。
   • 适用场景： DDR/DDR2/DDR3/DDR4/DDR5 内存总线（地址、命令、控制、时钟线）、其他高速并行总线（需要驱动多负载且对时序要求严格）。

PCB走线分支设计要点与最佳实践

1. 避免不必要的分支： 如果可能，优先使用点对点布线。检查设计是否真的需要分支。
2. 优先选择树型（Fly-By）结构： 对于多负载高速总线（特别是DDR内存），树型结构是首选。
3. 最小化分支长度（Stub Length）：
   • 这是最关键的原则之一！分支点后的残端（Stub）越长，其引起的反射、容性负载和潜在谐振问题就越严重。
   • 在高速设计中，力求分支长度趋近于零。理想的“分支”就是主干线直接经过负载的输入焊盘（通过焊盘中心或非常靠近）。
   • 对于表贴器件，将焊盘设计在主干线上（或主干线紧贴焊盘打过孔），是减少Stub的有效方法。
4. 控制分支点拓扑：
   • 对称性： 对于Y型分支，尽量保持分支长度和负载对称。
   • 角度： 避免分支处使用直角或锐角（<90°）。推荐使用钝角（>90°）或圆弧平滑过渡，以减少电容突变和阻抗不连续。
5. 精确的长度匹配：
   • 对于需要保证同步到达的分支（如DDR数据线组内的差分对、时钟与数据/地址线之间），必须严格计算和控制每一段路径的长度（包括主干线和分支的总长度），以满足Skew要求。通常使用蛇形线（Serpentine Trace）进行微调。
6. 阻抗控制：
   • 尽量在整个信号路径上（包括分支点和主干线）保持一致的特性阻抗。这可能需要调整分支点附近的线宽或参考平面结构（通常很困难），因此最小化Stub更为现实。
   • 对于树型结构，主干线和端接电阻的阻抗控制是关键。
7. 仿真验证：
   • 对于关键的高速信号分支，使用信号完整性仿真工具（如HyperLynx, ADS, SIwave等）进行仿真至关重要！仿真可以预测反射、振铃、眼图质量、建立保持时间裕量等，帮助优化分支拓扑、长度、端接方式等。
8. 端接：
   • 在树型结构末端，务必使用合适的端接电阻（通常是RT = Zo，连接到VTT电源）吸收反射。
   • 对于其他分支结构，如果反射问题严重，可能需要在源端或末端考虑端接（串联、并联、戴维南端接等），但这会增加成本和复杂性。
9. 考虑负载特性：
   • 负载的输入电容是影响分支设计的重要因素。高输入电容负载会显著增加分支点的等效电容。
10. 电源/地网络的分支：
    • 虽然主要关注信号线，但电源和地网络的分支同样重要（通常更粗）。
    • 重点在于保证足够的载流能力（线宽/铜厚）和低阻抗路径。
    • 避免形成瓶颈或单点故障。
    • 大量分支通常需要多层铺铜（Power/Ground Plane）来提供低阻抗回路。

总结一句话： PCB走线分支是干扰信号完整性的潜在陷阱。设计时必须谨慎对待，核心策略是尽可能避免分支，必须分支时优先选择Fly-By结构并极力缩短残端（Stub长度），同时辅以精确的长度匹配、阻抗控制和仿真验证。